[반도체 후공정 4편] 반도체 패키지의 종류 (4/11)

#1. 적층(Stack) 패키지

여러 채의 건물로 구성된 일반 주택 단지는 아주 넓은 면적이 필요하다. 하지만 그 주택단지에 거주하는 모든 사람들을 비교적 좁은 면적의 고층 빌딩 하나에 모두 거주하게 만들 수도 있다. 바로, 이 고층 빌딩이 적층 패키지의 장점을 잘 보여준다. 여러 개의 패키지로 기능하는 것을 하나의 적층 패키지로 만들어 훨씬 작은 면적에서 더욱 향상된 기능을 할 수 있게 만든 것이다. 적층 패키지는 중요한 패키지 기술이자 제품 구현 방법이다. 패키지 하나에 칩을 하나만 넣은 제품이 일반적이지만, 최근에는 서로 다른 기능을 가진 칩들을 한 패키지에 넣음으로써 다양한 기능을 가진 패키지를 구현하거나, 메모리의 경우 메모리 칩 여러 개를 한 패키지에 넣어서 더 높은 용량의 패키지를 구현한다. 이 기술로 반도체 회사는 고객들의 다양한 요구에 대응하면서 고부가가치까지 창출할 수 있다.

▲ 그림 1 : 적층 패키지의 분류(ⓒ한올출판사)

<그림 1>은 적층 패키지를 그 기술에 따라 3개의 종류로 분류한 것이다. 패키지를 적층하여 하나의 패키지를 만드는 패키지 적층 패키지, 칩들을 한 패키지 내에서 적층하여 와이어 본딩을 이용한 칩 적층 패키지, 그리고 칩 적층 패키지 내부의 전기적 연결(Interconnection)을 기존 와이어 접합 기술이 아닌 실리콘 관통 전극 TSV을 이용한 칩 적층 패키지로 각각 분류하였다.

◎ 패키지 적층 (Package Stack)

패키지 적층 패키지는 패키지 자체를 수직으로 적층하여 만든 패키지로, 칩 적층 패키지와 장점과 단점이 서로 반대된다. 패키지 적층 패키지는 테스트가 완료된 패키지를 적층한다. 그리고 적층한 후에도 테스트 시 불량이 난 패키지를 양품인 패키지로 교체하는 재작업(rework)이 쉽다. 이 때문에 칩 적층 패키지에 비해서 테스트 수율 면에서 우수하다. 하지만 칩 적층 패키지에 비해서 크기가 크고, 신호 전달 경로가 길어서 전기적 특성이 칩 적층 패키지에 비해 떨어질 수 있다.

대표적인 패키지 적층 패키지는 PoP(Package on Package)이다. 특히, 모바일 제품에 많이 사용된다. PoP가 널리 사용되는 이유는 사업 구조상 패키지 적층의 장점을 충분히 활용할 수 있기 때문이다. 모바일 제품에 적용되는 PoP의 경우엔 위의 패키지와 아래 패키지에 들어가는 칩 종류와 기능이 다르고, 만드는 회사도 다르다.

위 패키지는 주로 메모리 칩이 들어간 패키지이고 메모리 반도체 회사에서 만든다. 아래 칩은 모바일 프로세서가 들어간 패키지이고 주로 팹리스 회사들이 파운드리와 OSAT를 이용하여 만든다. 이렇게 패키지 만드는 주체가 다르므로 각자 패키지를 만들어 테스트로 양품을 잘 선별한 다음에 그것들을 적층한다. 만약 적층 후에 불량이 발생하더라도 불량이난 회사의 제품만 양품으로 교체하는 재작업이 가능하므로 사업 구조상으로 패키지 적층이 큰 이점이 있는 것이다.

◎ 칩 적층(Chip Stack) - Chip Stack with Wire Bonding

한 패키지에 여러 개의 칩을 넣을 때 수직으로 적층할 수도 있고, 기판에 수평으로 붙여서 넣을 수도 있다. 수평으로 넣는 경우엔 패키지 크기가 커지게 되므로 대세는 수직으로 적층하는 것이다. 칩 적층 패키지는 패키지 적층 패키지에 비해서 더 작은 크기의 패키지를 구현할 수 있고 전기적 신호 전달 경로가 짧아 전기적 특성이 우수하다. 하지만 패키지 테스트 시 한 개의 칩이 불량인 경우 패키지 내의 다른 칩들이 양품이더라도 전체 패키지를 버려야 하므로 테스트 수율에 상대적으로 취약하다.

메모리 반도체 칩을 적층하는 칩 적층 패키지는 적층되는 칩이 많을수록 용량이 늘어난다. 때문에 더 많은 칩을 넣을 수 있는 기술을 개발하고 있다. 그러나 고객들은 칩이 많이 적층 된다고 해서 패키지 두께까지 늘어나는 것은 원하지 않는다. 그러므로 고정된 패키지 두께 안에서 더 많은 칩을 적층하는 기술을 개발해야 한다. 그러기 위해선 패키지 두께에 영향을 주는 모든 것들을 얇게 만들어야 한다. 우선 칩 두께를 기존보다 더 얇게 만들어야 한다. 또한 서브스트레이트도 얇게 만들어야 하고, 제일 위의 칩과 패키지 위 표면과의 간격도 작아져야 한다. 이는 공정상에 많은 어려움을 야기한다. 특히, 칩이 얇아지는 경우 공정 중에 칩이 물리적으로 손상될 위험이 커진다. 때문에 이런 문제점을 극복할 수 있는 패키지 공정이 개발되고 있다.

◎ 실리콘 관통 전극(Through Si Via, TSV) - Chip Stack with TSV

✓ TSV의 정의

실리콘 관통 전극은 약자로 TSV라고도 부른다. TSV는 실리콘을 뚫어서 전도성 재료로 채운 전극을 의미하며, 칩을 적층하기 위한 기술이다. 칩을 적층할 때 기존에는 칩과 칩, 칩과 서브스트레이트를 와이어로 연결하던 것을 칩에 구멍을 뚫어서 전도성 재료인 금속 등으로 채워 수직으로 칩을 연결하는 기술이다. TSV는 적층 시에는 칩 단위 공정을 하지만, 적층 전에 TSV를 형성하고, 적층 연결을 위해 칩 앞뒤에 솔더 범프를 형성하는 공정을 웨이퍼 레벨로 진행한다. 때문에 웨이퍼 레벨 패키지 기술로 분류되기도 한다.

▲ 그림 2 : RDL기술이 적용된 칩과 단면도(ⓒ한올출판사)

✓ TSV의 장점

TSV를 이용한 패키지의 큰 장점은 성능과 패키지 크기이다. <그림 2>의 와이어를 이용한 칩 적층에서는 적층된 칩의 옆면에 거미줄처럼 와이어들이 연결된 것을 볼 수 있다. 적층되는 칩의 개수가 많고, 연결할 핀 수가 많을수록 와이어는 더욱 복잡해지고, 와이어를 연결할 공간도 많이 필요하다. 그러나 같은 그림에서 TSV를 이용한 칩 적층 사진을 보면 복잡한 와이어도 없고, 와이어를 연결할 공간도 필요 없음을 알 수 있다. 즉, 그만큼 패키지의 크기를 줄일 수 있다. 앞서 플립 칩의 전기적 특성이 좋은 이유는 시스템과 연결할 핀을 원하는 위치에 형성하기 쉽고, 개수도 늘릴 수 있으며, 전기 신호 전달 경로가 짧기 때문이라고 설명했다. TSV를 이용하여 칩을 적층한 패키지의 전기적 특성이 좋은 이유도 이와 같다. 위 칩에서 바로 아래 칩에 전기 신호를 전달하고자 할 때 TSV를 이용한 칩 적층은 TSV를 이용해서 바로 아래로 신호가 전달되지만, 와이어를 이용한 경우에는 서브스트레이트까지 내려갔다가 다시 올라와야 해서 신호 전달 경로의 길이가 훨씬 길어진다. <그림 2>의 와이어를 이용한 칩 적층을 보면 칩의 한가운데는 절대로 와이어로 연결할 수 없다는 것을 알 수 있다. 반면에 TSV의 경우에는 칩의 한가운데도 뚫어서 전극으로 만들고 서로 연결할 수 있다. 핀의 개수도 와이어를 이용한 경우보다 훨씬 더 늘릴 수 있다.

핀의 개수를 늘릴 수 있다는 장점 때문에 디램(DRAM)에서 새로운 아키텍처*로 개발된 메모리가 HBM(High Bandwidth Memory)이다. 보통 디램의 스펙에서 X4라고 표현된 것은 정보를 전달할 수 있는 핀의 개수가 4개라는 것을 의미한다. 즉, 디램에서 동시에 내보낼 수 있는 정보가 4bit라는 뜻이다. X8이면 8bit, X16이면 16bit, X32이면 32bit이다. 이 핀의 개수를 더 늘리면 더 많은 정보를 동시에 보낼 수 있으므로 더 늘리고 싶지만, 와이어를 이용한 적층에서는 공정상의 한계 때문에 X32가 최대였다. 하지만 TSV를 이용한 적층에서는 이런 한계가 없으므로 HBM의 경우 X1024를 구현하였다. HBM이 핀당 속도가 1Gbps일 때 내보낼 수 있는 정보량(Data Bandwidth)과 동일한 양을 X4 디램에서 내보내고 싶으면 핀 하나당 속도는 256Gbps여야 한다. X8 디램에서는 128Gbps, X16 디램에서는 64Gbps, X32 디램에서는 32Gbps의 핀당 속도를 가져야 한다. 하지만 현재 어떤 제품에서도 핀당 속도 32Gbps나 그 이상의 속도가 구현되지 못하고 있다. HBM의 첫 번째 제품이 핀당 속도가 1Gbps였고, 두 번째 세대인 HBM2E에서는 핀당 속도가 3.2Gbps가 넘는다. 세 번째 세대인 HBM3에서는 핀당 속도가 6Gbps일 것이다. 기존의 디램에서는 절대 구현할 수 없는 정보량을 HBM은 시스템으로 보낼 수 있는 것이다. 이 때문에 많은 시스템 업체에서 HBM을 적극 채용하거나 채용을 검토하고 있어서 앞으로 HBM의 적용은 더욱 커질 것이다.

* 아키텍쳐(Architecture) : 구조, 구성 방식

✓ TSV의 메모리 적용 제품

현재 TSV를 DRAM에 적용한 양산 제품군은 그래픽, 네트워크, HPC(High Performance Computing) 등에 적용하는 HBM, 그리고 DRAM 메모리 모듈로 주로 사용되는 3DS(3D Stacked Memory) 등이다.

HBM은 패키지가 다 완료된 제품이 아닌, 반 패키지 제품이다. 시스템 업체에 이 HBM을 보내면 시스템 업체가 인터포저(Interposer)*를 사용하여 <그림 3>과 같은 구조로 자신의 로직 칩 옆에 HBM을 나란히 붙인 2.5D 패키지를 만든다. 이 패키지는 일종의 SiP(System in Package)이다.

* 인터포저(Interposer) : 2.5D 패키지에는 HBM과 로직칩의 IO범프수가 너무 많아서 서브스트레이트에 그를 대응하는 패드를 만들 수 없다. 때문에 웨이퍼 공정을 통해서 HBM과 로직칩을 대응할 수 있는 패드와 금속 배선을 만들어 HBM, 로직칩을 붙일 수 있게 한 것이 인터포저이다. 이 인터포저는 TSV로 다시 서브스트레이트에 직접 연결된다.

HBM 핀은 20um 크기의 마이크로 범프로 만들어진다. 시스템 업체가 패키지 공정 시에 HBM과 로직 칩을 인터포저(Interposer)에 붙이고, 이 인포터저를 서브스트레이트에 직접 붙인다. HBM 1개당 마이크로 범프의 수는 보통 5천 개 수준이다. 로직 칩도 2만 개 정도의 마이크로 범프를 가진다. HBM이 4개 사용된다면, 패키지 내 마이크로 범프의 수는 4만 개 정도가 된다. 만약 20um 크기의 마이크로 범프 4만 개를 서브스트레이트에 바로 붙이려면 그 정도 크기와 숫자의 패드를 서브스트레이트로 만들어야 할 것이다. 하지만 일반적인 서브스트레이트 제조 공정에서는 쉽지 않은 일이다. 그리고 이 4만 개의 마이크로 범프는 대부분 로직 칩과 HBM이 상호 통신하는 데 사용된다. 실제 패키지 밖 시스템으로 나가는 신호는 대부분 로직 내에서 연산 처리된 신호들이다. 그러므로 인터포저에 금속 배선을 만들어 HBM과 로직 칩을 붙이고 그 안에서 대부분의 신호를 처리한 후 로직 칩에서 나갈 일부 신호를 인터포저 내 TSV를 통해 서브스트레이트로 보내면, 인터포저와 서브스트레이트 사이를 연결할 범프 수가 많지는 않다. 따라서 서브스트레이트 제작에 큰 어려움은 없다.

▲ 그림 3 : HBM을 이용한 2.5D 패키지(ⓒ한올출판사)

3DS 메모리는 BGA 패키지를 만들어 그것을 다시 PCB 기판에 실장해 메모리 모듈 형태의 제품을 만든다. 실제 서버용 컴퓨터에서 DRAM 메모리 모듈은 고속·고용량을 요구하는데, 속도가 올라가면 올라갈수록 기존의 와이어를 이용한 칩 적층 패키지로는 그 특성을 만족할 수 없다. 그래서 모듈에 TSV를 이용한 칩 적층 패키지를 모듈로 만들어 서버 컴퓨터 등의 하이엔드 시스템에 사용하고 있다.

#2. 시스템 인 패키지(System in Package, SiP)

HBM을 이용하여 로직 칩과 함께 만든 패키지가 SiP(System in Package)의 일종이다. SiP는 시스템을 하나의 패키지로 구현한다. 그러나 시스템 구성 요소, 예를 들어 센서, AD 컨버터, 로직, 메모리, 배터리, 안테나 등이 다 갖추어져야 완벽한 시스템이 되는데, 현재 기술 수준으로는 모든 시스템 구성 요소를 한 패키지에 구현하지 못한다. 하지만 패키지 연구자들은 이를 목표로 계속 기술을 개발하고 있다. 현재의 SiP는 시스템 구성 요소 중 몇 개를 한 패키지로 구성한 것을 SiP이라고 통칭한다. HBM을 적용한 패키지의 경우에는 메모리인 HBM과 로직칩을 하나의 패키지로 만들어서 SiP를 만드는 것이다.

SiP와 대비되는 개념이 바로 SoC(System on Chip)이다. 시스템을 칩 레벨에서 구현하는 것이 SoC인데, 몇 개의 다른 기능을 한 칩에 구현하여 SoC라고 분류하고 있다. 현재 대부분의 프로세서들은 SRAM 메모리를 칩 안에 내장하고 있다. 이는 프로세서의 로직 기능과 SRAM의 메모리 기능이 한 칩에서 구현되는 것으로 SoC로 분류한다.

SoC는 여러 기능을 하나의 칩에 담아야 하므로 개발 난이도도 높고 기간도 길다. 또한 이미 개발된 SoC의 한 소자의 기능만 업그레이드하고 싶다 하더라도, 처음부터 다시 설계하고 개발해야 한다. 반면에 SiP는 이미 개발된 칩들과 소자들을 모아 한 패키지로 만드는 것이라서 개발 기간도 짧고 개발 난이도도 낮다. 완전히 구조가 다른 소자라고 하더라도 칩 자체는 각자 따로 개발·제조되는 것이라서 하나의 패키지로 만드는 것은 비교적 용이하다. 그리고 기능의 한 부분만 업그레이드하고 싶다면 해당되는 소자만 새로 개발된 것을 사용하면 된다. 하지만 어떤 제품이 아주 오랫동안 대량으로 사용될 수 있다면 SiP로 개발하는 것보다는 SoC로 개발하는 것이 더 효율적일 수 있다. 왜냐하면 SiP는 여러 칩을 하나의 패키지로 만드는 것이므로 제조 시 사용되는 재료도 많고, 패키지 크기도 커지게 되기 때문이다.

SoC와 SiP를 대비해서 설명하였지만, 이 두 기술은 둘 중 하나를 선택해야 하는 기술은 아니다. 서로 시너지를 내며 상승효과를 만들 수 있는 기술이다. SoC가 개발되면 그 SoC 칩과 다른 기능의 칩들을 하나의 패키지로 만들어서 더 좋은 기능의 SiP로 구현할 수 있기 때문이다.

▲ 그림 4 : SoC와 TSV를 이용한 칩 적층 SiP의 신호 전달 경로 길이 비교 (ⓒ한올출판사)

SiP와 SoC의 성능을 비교할 때 예전에는 하나의 칩으로 구현된 SoC의 전기적 특성이 무조건 더 좋다고 생각되어 왔다. 그런데 칩 적층 기술, 특히 TSV를 이용한 칩 적층 기술이 나오면서 SiP도 SoC 못지않은 전기적 특성을 가지게 되었다. <그림 4>는 SoC와 TSV로 적층된 SiP의 신호 전달 경로를 비교한 것이다. SoC 칩의 한쪽 끝에서 반대편 모서리 끝으로 신호를 전달하는 경우, 그 SoC를 9개로 분할한 후 TSV로 적층하면 훨씬 경로가 짧아지는 것이다. TSV로 적층된 SiP은 다른 많은 장점 또한 동반한다. 때문에 이 개념을 더욱 발전시킨 칩렛(Chiplet)이란 기술이 최근 많은 관심을 받고 있다. 칩렛은 <그림 5>처럼 기존의 로직칩을 기능별로 쪼개고, 각 칩들을 TSV로 연결하는 기술이다. 칩렛은 한 개의 칩(Monolithic)으로 만드는 것보다 크게 세 가지 장점을 가진다.

▲ 그림 5 : 칩렛의 개념도 (ⓒTSMC)

첫 번째는 수율향상이다. 웨이퍼에서 칩 크기가 크면 웨이퍼 수율에서 불리한데, 칩을 쪼개서 만들면 웨이퍼 수율이 높아져 제조 비용이 절감된다. 300mm 웨이퍼에 칩 수, 즉 넷 다이(Net die) 수가 100개인 제품과 1,000개인 제품이 있는 경우를 예를 들어보자. 웨이퍼 공정에서 불순물 5개가 웨이퍼 전면에 고루 떨어져서 5개의 칩에서 불량이 발생한다면 칩 수가 100개인 제품은 수율이 95%이고, 1,000개인 제품은 99.5%다. 칩 크기가 작아서 넷 다이 수가 많은 제품이 수율이 훨씬 높은 것이다. 그러므로 SoC로 한 개의 칩으로 구현하는 것보다는 그것을 기능별로 잘라서 SiP로 구현하는 것이 제조 비용상으로도 유리하다.

두 번째는 개발의 효율화다. 한 개의 칩은 기능을 업그레이드하거나 최신 기술을 적용하고자 할 때 칩 전체를 다시 개발해야 한다. 하지만, 칩을 나누어 놓으면 필요 기능을 하는 칩만 업그레이드하거나 최신 기술을 적용해서 개발하면 되므로 개발 기간이 짧아지고, 효율도 높아진다. 예를 들면, 쪼개진 칩들 중에서 어떤 칩은 기존의 20nm 기술을 쓰고, 어떤 칩은 최신 기술인 10nm 미만의 기술을 사용하여 개발 효율을 높이는 것이다.

세 번째는 기술 개발의 집중화다. 칩을 기능별로 쪼개어 놓으면 모든 기능의 칩을 직접 개발하지 않아도 된다. 핵심 기술에 해당되는 칩만 직접 개발하고, 다른 칩들은 구매하거나 외주를 주어도 되는 것이다. 그렇게 함으로써 회사의 역량을 핵심 기술을 개발에 집중하게 하는 것이다.

이러한 장점 때문에 인텔, 삼성, TSMC, AMD 등 주요 반도체 회사들이 칩렛을 이용한 반도체 제품을 선보이거나 로드맵에 제시하고 있다.