[반도체 특강] 코어 제품과 파생 제품

반도체 제품의 라인업(Line-up)은 동일한 기술(Tech.) 내에서 계획된 제품 포트폴리오(Portfolio)를 바탕으로 진행하며, 가장 핵심이 되는 코어(Core) 제품을 시작으로 파생(Derivative) 제품들이 연이어 출시됩니다. 그런데 최근에는 계획 대비 반도체 제품의 출시 텀(Term)이 갈수록 길어지고 있습니다. 그 원인으로는 공정 기술 문제도 있지만, 근본적으로는 회로선폭(Critical Dimension, CD)을 줄이는 미세 공정(Scale-Down)이 포화(Saturation)되었기 때문이지요. 이번 장에서는 Tech.의 세대(Generation)와 연결된 제품의 라인업에 대해 알아보도록 하겠습니다.

1. Tech.의 세대(Generation, Node)에 대하여

<그림1> Tech.의 풀노드와 하프노드의 관계

반도체 업계에서는 미세화(Scale-Down) 수준을 세분화해 ‘세대(Generation 혹은 Node)’라고 표현합니다. 물리적 거리 관점으로 Tech. 노드(Node)를 보면, Tech.의 세대 변화는 대개 다이(Die)의 크기를 절반 정도 줄여주는(한쪽 변의 CD가 70%로 축소됨) 풀노드(Full Node)를 의미합니다. 하지만 대부분의 IDM 업체에서는 이를 참고만 하고, 풀노드와 하프노드(Half Node, 풀노드와 풀노드 사이의 Tech.)를 혼용해 개발하지요. 풀노드는 주로 소자와 공정 기술을 이용해 다이의 물리적 크기를 축소하는 것이며, 하프노드는 용량 및 기능 개선을 주 목적으로 설계와 제품 옵션을 많이 반영합니다(항상 그렇다는 것은 아닙니다).

2. D램 10nm급의 하프노드(Half Node) 전개

<그림2> D램 10nm급 하프노드 전개 @ CD는 추정치임 (데이터 출처: 매일경제, 한국경제)

NAND는 2D(평면 타입) 미세 공정의 기술적 한계로 스케일링(Scaling)을 포기한 대신 3D 적층 기술(Stacking 3D)로 우회했고, 비메모리는 트랜지스터의 게이트 구조를 변형시켜(FinFET -> GAA) 임시조치를 취하고 있습니다. 하지만 D램의 경우 특별한 기술적 혁신이 일어나지 않아 장비(EUV), 공정 기술(ALD), 재질 변화(High-K) 등 ▶<[반도체 특강] ALD, 원자를 이용해 박막을 만드는 방법> 편, <[반도체 특강] 산화막, 전자 이동을 막는 이상적인 절연막> 편 참고 취할 수 있는 방법 등을 총동원해 대응하다 보니, 하프노드가 여러 번 발생해 제품의 라인업 역시 복잡해지고 있습니다.

메모리 Tech.의 경우, 100nm(나노미터)급 미만은 대게 풀노드로써 10nm 단위로 Scale Down합니다. 물론 10nm급에서의 1nm 점핑(Jumping)은 100nm급에서의 10nm 점핑과 같은 효과를 낳게 되지요.

최근 D램 CD의 20nm 미만 Tech.에서의 하프노드 전개 양상을 살펴보면, 1세대 노드가 19nm일 경우, 미세화 수치(19nm)를 정확하게 표현하지 않고 전략적으로 모호하게 ‘1xnm’라 지칭합니다. 그다음(2세대) 노드(Half)로 17nm를 개발했다면 ‘1ynm’, 3세대 노드로 개발한 15nm는 ‘1znm’라 부르며 순차적으로 x, y, z를 붙여 명칭을 부여하지요.

특히 10nm급에서는 4~5번의 Tech. Shrink가 이뤄지고 있어서, 4세대의 경우 ‘1anm(일부는 1αnm라고도 함)’, 5세대를 ‘1bnm(일부는 1βnm라고 함)’라 하지요. 아직 5세대는 명명되지 않았고, 4세대가 14~13nm쯤 되므로 1bnm가 12~11nm 어딘가 될 것입니다. 더 이상은 1cnm가 필요 없는 IDM업체도 있고, 한 번쯤 더 나타날 수 있습니다만 지금 추세로 보아서는 D램에서는 한 세대를 더 추가해 1cnm까지 진행될 것으로 예상됩니다. IDM업체 모두 Tech.를 구분하는 세대의 명칭과 순서는 서로 협의하거나 자체적으로 결정한 후 관행적으로 사용(풀노드와 하프노드를 크게 구분하지 않음)하고 있습니다.

3. 코어(Core) 제품 및 파생(Derivative) 제품의 라인업

<그림3> 코어 제품 및 파생 제품의 라인업 @ 메모리 제품

Tech.의 세대가 결정되면 각 세대별 제품의 라인업을 구성합니다. 제품 구분의 경우 직접 상품을 구매하는 고객에게 제공하는 정보인 만큼 모호성을 띨 수는 없으므로, Tech.보다는 간단하고 직설적으로 적용합니다. 메모리에서 제품을 설정하는 데 가장 중요한 요소는 용량(Density)이므로 우선적으로 비트(bit) 보유 수에 따라 구분합니다. 그 외 디바이스(Device)의 속도나 동작 방식도 용량과 함께 중요한 3대 요소에 해당하지요. 용량은 2배 증가할 때마다 제품의 용량을 숫자로 나타냅니다. 코어 혹은 파생 제품의 포트폴리오를 개발 일자로 줄지어 세우면, 코어 제품이 첫 번째 제품이 되고 첫 번째 파생 제품이 두 번째 제품으로, 두 번째 파생이 세 번째 제품으로 연이어지며 제품 라인업이 구성됩니다.

4. Tech.와 제품 라인업의 관계

<그림4> D램과 NAND의 Tech.에 따른 제품 전개 @ Data (내용 출처: DRAMeXchange)

Tech.는 한 번 설정되면 보통 2~3년은 유지됩니다. 신규 Tech.가 셋업(Set-Up)된 후 첫 번째 라인업 제품은 가능한 제품군 중 가장 높은 용량의 코어 제품이 선정돼야 하지만, 일반적으로는 중간 용량(Middle-Density)의 제품(Not Highest Density Memory)으로 출시됩니다. 공급자 입장에서 봤을 때, 이 같은 Middle-Density 전략은 출시 시 신규 Tech.와 신규 용량에 대한 이중 부담을 덜기 위함입니다. 더욱이 2-D Planar Type에서는 용량보다는 Tech.를 선점하기 위한 경쟁이 치열해, 신규 Tech. 제품의 출시 시기를 앞당기려 하므로 신규 Tech.의 첫 라인업 제품은 높은 용량이 아닌, 시장에서 기존의 Tech.(Old Technology)로 검증된 쉬운 용량부터 시작하는 경향이 있습니다.

다음 제품으로 개발되는 동일 Tech.의 두 번째 라인업은 대게 첫 번째 개발 제품에 비해 2배 이상 용량이 높으며, 성능 및 신뢰성을 강화해 시장에 나옵니다. 두 번째 혹은 세 번째 라인업 제품을 파생 제품(Derivative Product)이라 하는데, 첫 번째 라인업인 코어 제품 출시 후 일정 기간이 지나면 시장이 요구하는 다양한 종류의 용량 및 성능의 파생 제품들이 구비가 되지요.

2-D 내에서 비교해봐도 Tech. 대비 용량을 만들어내는 용량 비율은 D램보다는 NAND가 최대 10배가량 높습니다. 이는 D램은 캐패시터(Capacitor)라는 물리적 형태를 트랜지스터(Transistor, TR) 이외에 추가로 구성해야 하는 어려움이 있기 때문이지요. ▶<[반도체 특강] 디램(DRAM)과 낸드플래시(NAND Flash)의 차이> 편 참고 따라서 D램 제품의 용량 포트폴리오는 2~16Gb로 전개되지만, NAND는 용량을 최소 수준으로 검토해도 1~128Gb 정도 됩니다.

5. 제품 라인업을 통한 수익성 검토

첫 번째 파생 제품이 실질적인 핵심 제품인 경우, 이에 대한 개발 계획은 Base Tech. 및 그에 따른 다이(Die) 크기, 넷다이(Net-Die) 개수, 웨이퍼 판매단가, 웨이퍼별/FAB별 수익성까지 연결됩니다. ▶<[반도체 특강] 넷다이(Net Die), 반도체 수익성을 결정하다> 편 참고 또한, 비트그로스(bit Growth)가 얼마나 될 것이며, 비트크로스(bit Cross)는 어느 제품에서 언제 일어날 것인지, 그래서 수익성의 등락은 언제 어떻게 될 것인지도 예측할 수 있지요. ▶<[반도체 특강] 메모리 반도체의 성장률, 비트그로스(bit-Growth)> 편 참고 물론 수익성의 또 하나의 변수는 수율인데, 수율 검토는 웨이퍼, 장비, Tech., 제품, 성능, 신뢰성 등을 모두 결합해 별도로 계산해야 합니다.

※ 본 칼럼은 반도체/ICT에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.