[Pathfinder, 선행 기술과 동행하다(3편), 4D 낸드 기술 소개편] 더 많이 쌓고, 더 많이 저장하고… 첨단 4D 기술로 적층 한계를 돌파한다 (3/3)

SK하이닉스가 지난 8월 플래시 메모리 서밋(Flash Memory Summit, FMS) 2023에서 321단 1Tb(테라비트) TLC 낸드플래시(NAND Flash)를 공개했다. 세계 최초 300단 진입 사례다. 2018년 96단 4D 낸드를 선보인 SK하이닉스는 더 작게 만들고 더 많이 쌓으면서 안정성과 생산성까지 높인 선행기술을 확보, 최고층 기록을 경신하고 혁신적인 4D^2.0 낸드 기술을 발표했다[관련기사].

Pathfinder에서는 낸드 혁신의 핵심인 4D 낸드 기술을 자세히 알아본다. ▲Cost-effective 3-Plug 형성 ▲Sideway Source ▲All PUC(Peri. Under Cell) ▲Advanced CTF(Charge Trap Flash) 등 적층 및 성능 향상에 특화된 4D^1.0 기술부터 ▲MSC(Multi Site Cell) 등 적층 한계를 극복하는 4D^2.0 기술까지, 계속해서 진화하는 SK하이닉스의 4D 낸드 기술을 만나보자.

기초부터 차근차근 ‘낸드 이해하기’

이번 기술을 이해하기 위해선 낸드의 기본 개념과 용어를 짚고 갈 필요가 있다.

먼저 셀(Cell)은 정보가 저장되는 가장 작은 단위다. 컨트롤 게이트(Control Gate), 플로팅 게이트(Floating Gate) 등으로 이뤄졌다. 컨트롤 게이트에 전압을 가하면 통로를 이동하던 전자가 플로팅 게이트에 저장된다.

낸드는 이곳에 쌓인 전자를 통해 셀을 0 또는 1의 상태로 구분해 정보를 저장한다. 이 상태는 셀에 들어 있는 전자 개수로 구분한다. 예컨대 전자가 적으면 0, 많으면 1로 읽는 식이다.

낸드는 하나의 셀에 얼마나 많은 정보(bit, 비트)를 저장하느냐에 따라 다양하게 제작된다. SLC(Single Level Cell-1비트), MLC(Multi Level Cell-2비트), TLC(Triple Level Cell-3비트), QLC(Quadruple Level Cell-4비트), PLC(Penta Level Cell-5비트) 낸드 등으로 나뉜다.

마지막으로 단위를 알아보자. 기가(Giga)는 10억이고, 테라(Tera)는 1조다. 512Gb(기가비트)는 5,120억 개의 비트를 저장할 수 있고, 1Tb(테라비트)는 1조 개의 비트를 저장할 수 있다. 즉, 1Tb 용량의 TLC 낸드 제품의 경우 한 셀에 3비트를 저장하므로 1조의 1/3 수준인 약 3,300억 개 이상의 셀을 가졌다고 볼 수 있다.

셀을 더 많이 쌓아 칩을 더 작게 만드는 기술: 4D^1.0

SK하이닉스는 이 같은 대규모 낸드를 제작하기 위해 4D^1.0으로 명명한 네 가지 기술을 대표적으로 활용하고 있다.

▲ Cost-effective 3-Plug 형성

반도체 기술의 주요 목표는 원가 절감이다. 이를 위해 셀을 더 많이 쌓아 칩 크기를 줄이고, 한 장의 웨이퍼에서 최대한 많은 칩을 만들어 원가를 낮춘다.

이때 기판을 한 층씩 쌓고, 셀 형성 작업을 층마다 반복하면 제조비가 증가해 비효율적이다. 때문에 여러 층의 기판을 먼저 쌓고, 층을 관통하는 수직 구멍을 낸 후 구멍 옆으로 셀을 한 번에 형성한다. 이 수직 구멍을 ‘플러그(Plug)’라 부른다.

그런데 적층 수가 증가하면 플러그를 바닥끝까지 형성하는 과정이 어려워진다. 현존하는 반도체 식각 장치로는 한 번에 100층(단) 정도만 뚫을 수 있기 때문이다. 따라서 300층 이상 구현하려면 기판을 100층씩 쌓고 3번의 플러그 식각 과정을 진행해야 한다. 이때 제조 비용을 최소화하기 위해선 셀 형성을 포함해 모든 공정을 모든 층에서 한 번에 진행하는 기술이 필요하다.

SK하이닉스는 전압을 가하는 주요 구조물(워드 라인* 및 워드 라인 계단*), 전자의 이동 통로 등을 한 번에 제작하는 단일 공정을 진행, 공정 비용을 최소화하며 최고 수준의 집적도를 갖춘 321단 4D 낸드 샘플을 지난 8월 공개했다[관련기사].

* 워드 라인(Word Line): 각 층의 낸드 셀의 컨트롤 게이트를 묶는 구조
* 워드 라인 계단: 각 층의 워드 라인을 각기 상면으로 노출시키기 위한 계단 형상의 구조

▲ Sideway Source

‘Sideway Source’는 전자의 이동 통로인 플러그 및 낸드층 하단(채널 및 소스 라인*)을 측면에서 수평으로 연결하는 기술을 말한다.

* 채널 및 소스 라인(Channel & Source Line): 전자의 이동 통로는 낸드층 상단 비트 라인**에서 출발해 플러그 내부 채널과 낸드층 하단 소스 라인으로 연결되는데, 이때 소스 라인에서 흘러나온 전자가 채널을 타고 낸드층 상단으로 올라가며 각각의 플로팅 게이트에 저장된다.
** 비트 라인(Bit Line): 워드 라인에 인가된 전압에 따라 셀에 저장된 전자 수를 알려주는 통로

플러그 내부에서 전자가 다니는 길은 CTF막*으로 둘러싸여 있다. 그러므로 플러그와 낸드층 하단이 맞닿은 지점에서 CTF막을 제거해야 두 이동 통로를 연결할 수 있다.

기존에는 플러그 상단에서 식각 가스를 주입해 플러그 바닥의 CTF막을 수직으로 제거했다. 하지만 2개 이상의 플러그를 쌓기 시작하면서 플러그의 중심이 정렬되지 않았다. 이에 따라 식각 가스가 하단부까지 도달하지 못했고, 셀로 사용되는 플러그 측면 CTF막을 손상시켰다.

* CTF막: 플로팅 게이트를 대체하는 산화막·질화막의 복합막

SK하이닉스는 수직이 아닌 수평으로 연결해 난제를 풀었다. 식각 가스를 별도 통로로 주입해 낸드층 하단에 도달시키고, 이곳을 가로질러 통과시켜 플러그 양옆 CTF막을 제거했다.

Sideway Source 기술을 활용하면 플러그 내부로 식각 가스를 직접 주입하지 않으므로 플러그의 정렬이 어긋나더라도 내부가 손상되지 않아 불량품이 발생할 우려가 줄어든다. 이를 통해 SK하이닉스는 불량률을 크게 줄이며 생산성을 높였고, 다중 적층 시 우려되던 비용 증가 문제도 단번에 해결했다.

SK하이닉스는 업계 최초로 2018년부터 4D 낸드를 공급, 낸드층 하단에 빈 공간(Void)이 발생하지 않도록 통로를 정밀하게 수평 연결하는 고유한 노하우를 쌓았다. 이를 바탕으로 회사는 238단 낸드의 제조 효율을 34% 끌어올렸고(176단 대비)[관련기사], 321단 낸드로 경쟁 우위를 확보했다.

▲ All PUC(Peri. Under Cell)

PUC는 구동회로(Peri.)*를 셀 하부에 넣어 전체 면적을 줄이고 적층 수를 늘리는 기술이다. 지난 2018년 SK하이닉스는 PUC로 새로운 구조의 낸드를 구현, 4D 낸드로 명명하고 본격적인 제품 개발에 나섰다. 현재는 줄어든 셀에 맞춰 구동 회로를 셀과 같거나 셀보다 작은 크기로 미세화하는 기술까지 발전했다. 이를 ‘All PUC’로 부른다.

* 구동 회로(Peri.): 셀을 제어하는 회로

SK하이닉스는 트랜지스터의 크기와 개수를 줄여 구동 회로를 더 미세화하고, 이를 셀 하부 빈 공간에 최대한 배치하는 방식으로 고도화하고 있다. 주차장에 비유하자면 옥외 주차장을 지하 주차장으로 변경한 후 재료인 벽돌의 크기까지 줄이고, 이를 빈틈 없이 오밀조밀 쌓아 더 작고 밀도 높은 주차장을 만드는 방식이다.

특히 이 기술은 238단 512Gb TLC 낸드에서도 고유의 기술로 최초 구현하여 큰 효과를 냈다[관련기사]. SK하이닉스는 238단 낸드의 칩과 구동회로 크기를 이전 세대 대비 30% 이상 줄여 생산 효율을 끌어올리고 원가 경쟁력을 확보했다. 회사는 칩과 구동회로 축소가 필요한 향후 제품에도 지속해서 이 기술을 적용할 수 있도록 노하우를 쌓고 완성도를 높일 예정이다.

▲ Advanced CTF(Charge Trap Flash)

‘Advanced CTF’는 기존 CTF 대비 더 많은 전자를 강하게 붙잡아 데이터 변형을 최소화하는 기술이다. CTF란 전자를 플로팅 게이트(도체)가 아닌 CTF(부도체)에 저장하는 것을 말한다.

업계는 전자 저장 공간을 부도체로 바꿔 도체에서의 셀 간섭* 문제를 해결했다. 하지만 CTF에서는 전자가 종종 이탈하는 문제가 발생했다. 전자는 CTF를 이루는 물질(질소·규소 화합물)의 빈 공간에 저장되는데, 이 물질은 불안정한 영역을 품고 있다. 이 불안정한 영역에 전자가 저장되면, 곧 결합이 끊어지며 전자가 튕겨 나가 데이터 손실이 발생한다.

* 셀 간섭: 소자 미세화 영향으로 특정 셀 내 전자가 인접 셀 내 전자의 영향을 받아 데이터가 변형되는 현상

CTF를 이루는 물질은 나뭇잎, 이를 결합하는 매개는 나뭇가지, 불안정한 매개는 약한 나뭇가지에 비유할 수 있다. 즉 약한 나뭇가지에 새가 앉으면 부러지듯, 불안정한 매개에 전자가 붙으면 쉽게 부러지는 것이다.  SK하이닉스는 가지에 가시를 붙여 새의 접근을 막듯 불안정한 영역을 수소로 메꿔 전자가 들어가지 못하도록 차단하고, 나뭇가지 수를 늘려 더 많은 전자를 저장할 수 있게 했다. 이것이 ‘Advanced CTF’다.

이 기술의 강점은 전자 이탈을 최소화해 CTF에 저장된 전자 개수 총량을 늘리는 것이다. 총량이 늘면 전자 수 구분 능력이 향상돼, 읽기 오류가 줄고 지연 시간이 크게 감소한다.

낸드의 경우 전자 개수에 따라 0, 1 등의 상태를 구분한다고 앞서 말했다. 여기서 총량이 적으면 전자 수 구분 능력이 떨어져, 오류 확률과 지연 시간이 늘어난다.

예컨대 SLC에서 전자 수 10개로 정보를 구분한다고 했을 때 전자 수가 1~5개면 0으로 읽고, 6~10개면 1로 읽는다. 이때 이탈하는 전자가 발생한다. 10개 중 5개가 이탈해 5개만 남으면, 1로 처리했던 데이터가 변형되며 에러가 발생한다. 이 문제는 MLC 이상 셀을 세분화할수록 커진다.

한 셀에 3비트 정보를 담는 TLC는 000부터 111까지 총 8개의 상태를 구분해야 한다. 총 전자가 10개로 동일하면 1개의 상태당 1~2개 전자 수를 할당해야 한다. 5개씩 할당하는 SLC 대비 큰 차이다. 이러면 전자가 조금만 이탈해도 데이터가 변형된다.

총 전자 수 100개로 정보를 구분한다고 해보자. 이 경우 전자 수가 0~50개면 0으로 읽고, 51~100개면 1로 읽는다. 전자가 이탈해도, 총량이 많다 보니 정보를 잘못 판독할 우려가 크게 준다. 오류가 없으니, 지연 시간도 감소해 읽기 속도가 빨라진다.

SK하이닉스는 176단 낸드를 시작으로 Advanced CTF를 적용하고 있는데 176단 낸드의 경우[관련기사], 전자 수 구분 능력이 25% 향상된 수치를 자랑한다. 이를 통해 더 낮은 지연 시간을 달성한 SK하이닉스는 즉각적인 데이터 처리가 중요한 게이밍 및 오토모티브 시장에 대응해 나가고 있다.

적층과 더불어 셀의 수평 집적도를 늘려 용량과 성능을 높이는 기술: 4D^2.0

적층이 반복될수록 제조 비용은 계속해서 높아진다. TLC 이상 비트 수를 늘리는 것과 추가 비용까지 고려하면 더 이상 원가 절감이 어려운 시점이 오게 된다. 이에 SK하이닉스는 적층 수를 높이는 동시에 셀의 수평 집적도를 늘려, 비용 대비 저장 용량을 지속적으로 향상하는 기술을 개발하고 있다. 이번 편에서는 다양한 4D^2.0 기술 중 수평 집적도를 구조적으로 개선하여 비트 수를 획기적으로 높인 기술을 소개한다.

▲ MSC(Multi Site Cell)

수평 집적도를 증가시키는 방법은 크게 두 가지다. 첫 번째는 전자 수를 세분화해 셀 하나에 더 많은 정보(비트)를 담는 MLC(Multi-Level Cell) 기술이다. SLC부터 QLC까지 세분화한 낸드가 여기에 속한다. 두 번째는 하나의 셀 안에 전자가 저장되는 공간(Site)을 구조적으로 증가시켜 더 많은 정보(비트)를 담는 MSC(Multi Site Cell) 기술이다.

MLC 기술은 현재 4비트 QLC까지 상용화했지만, 5비트 PLC 이후의 기술은 성능과 신뢰성 유지가 어려워지고 있다. 앞서 언급한 전자 수 구분 능력의 한계 때문이다.

예를 들어 MLC로 6비트 HLC(Hexa Level Cell)를 구현할 경우, 64개의 상태*를 구분해 데이터를 저장해야 한다. 이러면 각 상태를 구분할 전자 수 차이가 너무 적어 오류가 쉽게 발생하고, 시간도 오래 걸린다. 4비트 QLC 대비 전자 수 구분 능력은 4배 떨어진다.

* 000000부터 111111까지 총 64개의 경우의 수

반면 MSC로 HLC를 제작할 경우, 8개의 상태*를 2개 공간에 나눠 만들고 이를 곱하여 64개의 상태를 구현해 데이터를 저장한다. 4비트 QLC와 비교하면 전자 수 구분 능력이 2배 증가한다. 즉 HLC급 용량이면서 TLC 수준의 속도를 낸다는 이야기다. SK하이닉스는 MSC 활용 시 읽기·쓰기 속도에서 약 20배* 향상이 있는 것을 확인했다.

이러한 MSC는 고용량·고속도·신뢰성을 장점으로 향후 멀티모달 AI*에 가장 적합한 SK하이닉스의 낸드가 될 것이다.

* 000부터 111까지 총 8개의 경우의 수
* 5비트 일반 셀과 2.5비트 × 2.5비트 MSC 비교 결과
* 멀티모달 AI: 텍스트, 음성, 이미지 등을 동시에 처리할 수 있는 인공지능

이번 Pathfinder에서는 현재와 미래를 이끌어갈 SK하이닉스의 4D 낸드 기술을 살펴봤다. 낸드의 강자로 빠르게 부상 중인 SK하이닉스는 4D^1.0 기술로 낸드의 비용·효율을 높이고 성능을 향상하는 한편, 4D^2.0 기술로 머지않을 미래에 도래할 적층 한계를 극복해 나간다는 계획이다.