3D 낸드플래시(NAND Flash, 이하 낸드)의 용량을 늘리는 전통적인 방법은 셀*을 높게 쌓는 것이었다. 그러나 층고가 높아질수록 공정 난도가 올라가고 비용 부담이 커지면서, 업계는 셀 크기를 줄여 같은 높이에 더 많은 셀을 구현하는 방향으로 전환하기 시작했다. 전체 높이는 그대로 두되, 층간 간격을 좁히고 층수를 늘려 고용량을 구현하는 것이다. 그런데 셀 크기가 작아질수록 위아래 셀 간의 간격도 좁아져 전기적 간섭이 심화되는 문제가 불거졌다. CTI 기술은 이러한 배경에서 등장했다.

이번 연구를 이해하기 위해서는 셀이 어떻게 만들어지는지 알아둘 필요가 있다. 셀을 수직으로 쌓아 올리는 3D 낸드는 다양한 방식으로 제작된다. SK하이닉스는 CTN* 기반으로 낸드 셀을 제작하고 있다.

▲ [그림1] 낸드플래시 셀 형성 과정

낸드의 셀은 어떻게 제작하는가?
[그림 1]과 같이 웨이퍼 위에 실리콘 질화막(Silicon Nitride)과 실리콘 산화막(Silicon Oxide) 소재의 얇은 막을 여러 겹 쌓는다. 수십 나노미터(㎚) 두께의 초미세 종이를 정밀하게 포개는 것과 같다. 그 다음 수직의 채널 홀을 깊게 뚫고, 구멍 안쪽 벽면에 차단 산화막, 전자*를 저장하는 CTN, 터널 산화막, 폴리실리콘을 코팅한다. 이 과정을 거치면 셀이 형성된다. 이 셀을 100단, 200단, 300단 등으로 층층이 쌓은 것이 3D 낸드다.

셀 크기를 줄일 때 발생하는 문제는 무엇인가?
셀 크기를 줄이고, 위아래 셀 간 거리를 좁혀 밀도를 높일수록 더 많은 용량을 구현할 수 있지만, 셀 간 간섭(Cell to Cell Interference)이 심해진다. 셀 속 전자가 형성하는 전기장이 인접한 셀에 영향을 주는 것인데, 이에 따라 ▲문턱전압 왜곡 ▲전자 이동의 오류가 발생한다.

문턱전압(V_th)은 셀에 ‘전류를 통하게 만드는 최소한의 전압’으로, 저장된 전자 수가 많을수록 높아지고 적을수록 낮아진다. 낸드는 데이터 읽기 시, 이 문턱전압의 높낮이를 파악해 어떤 데이터가 저장되어 있는지 판단한다. 때문에 V_th가 왜곡되면 데이터 판독 오류가 발생할 수 있다. 셀 간 거리가 좁아질수록 셀 간섭이 심해질 뿐만 아니라 저장된 전자가 이웃한 셀로 새어 나가기도 하는데, 이 경우 저장된 데이터가 변질되는 문제도 발생한다.

▲ [그림2] 기존 CTI 적용 과정

이 한계를 해결하기 위해 등장한 기술이 CTI(Charge Trap Nitride Isolation)다. CTI는 [그림2]처럼 CTN(Charge Trap Nitride)에 전자를 저장할 때, 실리콘 질화막을 식각하고, 실리콘 산화막을 칸막이(Isolation)로 활용한다. 기존에는 CTN을 연속적으로 제작했으나, 칸막이를 활용해 위아래 CTN을 물리적으로 분리시킨 것이다. CTI를 적용하면 셀 간격이 좁아져도 동작 신뢰성을 유지하고 전자 보존력을 높일 수 있다. 이러한 장점 덕분에 CTI 기술에 대한 논의는 10여 년 전부터 꾸준히 이어져 왔다.

수년 전부터 CTI 연구가 진행되었음에도 아직 양산에 적용하지 못한 이유는 이 기술이 가진 한계 때문이었다. 실리콘 질화막을 식각해 포켓(Pocket, 빈 공간)을 만든 뒤 CTN 물질을 안에 가두는 기존 CTI 기술의 경우, 식각 과정에서 채널 홀이 넓어지는 문제를 야기했다.

▲ [그림3] 채널 홀 직경에 따른 개수(집적도) 차이

수직으로 길게 뚫은 채널 홀 하나에 수백 개의 셀이 존재하는 낸드 구조 특성상, 채널 홀이 넓어지면 같은 면적에 넣을 수 있는 채널 홀 수가 줄고 집적도 손실로 이어진다. 식각량이 웨이퍼 전체에서 균일하게 제어되지 않아 포켓 크기가 제각각 달라지는 문제도 CTI 기술이 풀어야 할 과제였다. 그 결과, 기존 CTI는 실제 제품에 적용하는 데 어려움이 있었고, CTI 효과를 기술적으로 증명하는 수준에 그쳐왔다.

▲ [그림4] 신규 CTI 적용 과정

SK하이닉스의 신규 CTI 기술은 무엇이 다른가?
신규 CTI는 산화물 절연체 장벽(Oxide Barrier)을 ‘증착’해 포켓을 형성하고, 그 공간에 CTN 물질을 채우는 방식이다. 실리콘 질화막을 식각하지 않으므로 채널 홀 크기가 늘어나지 않는다. 낸드 집적도를 해치지 않으면서 CTI 구조를 구현할 수 있게 된 것이다. 또한 증착 공정은 식각 대비 채널 홀 상하부 크기의 균일도 확보에 유리하다. 연구에서는 176단 전체에서 균일한 특성 분포를 달성했는데, 이로써 기존의 들쭉날쭉한 공정 문제를 해결하고 양산성을 입증했다.

▲ [그림 5] 기존 vs 신규 CTI 특징 비교

신규 CTI 기술을 적용하면 어떤 장점이 있는가?
이번 연구의 성과는 ‘CTI 기술 상용화’를 현실적으로 이뤄냈다는 데 있다. 기존 CTI는 10단 수준에서 테스트하는 정도에 그쳤다. 반면, SK하이닉스는 세계 최초로 양산형 176단 낸드에 CTI 구조를 성공적으로 적용해, 셀 간섭을 30% 이상 줄였고 데이터 보존 능력을 45% 이상 끌어올렸다.

그 결과 V_th 분포가 균일해져 데이터 판독 신뢰도가 향상됐고, 전자의 이동이 줄어들며 장기 내구성이 획기적으로 강화됐다. 이로써 문턱전압 왜곡, 전자 이동 오류에 대한 걱정 없이 단위 셀 크기를 10% 이상 줄여 낸드 집적도를 올릴 수 있게 됐다. 회사는 이 기술이 수직 적층 미세화의 한계를 극복할 ‘핵심 기술’이 될 것으로 평가하고 있다.

이번 연구 끝에 진상완 TL(소개 개발)은 “정체된 것으로 생각했던 미세화 기술에 새로운 가능성을 제시할 수 있어 의미 있는 연구였다”고 밝혔다. 뉴스룸은 진 TL에게 관련 기술 동향과 향후 목표도 들어봤다.

Q. CTI 기술의 동향은 어떠한가?
CTI의 효과는 이미 업계에서 충분히 검증됐다. 지금 업계의 관심은 ‘어떻게 고단 적층에 실제로 적용하느냐’로 옮겨 가고 있다. 공정 비용 절감도 핵심 과제 중 하나다. 특히 CTN을 분리하는 과정에서 셀 크기와 모양을 균일하게 유지하기 위해 많은 기업이 새로운 증착 기술과 소재 개발에 집중하고 있다.

Q. SK하이닉스의 신규 CTI 기술 개발은 어떤 의미가 있는가?
기존 CTI 연구가 개념 증명 수준에 그쳤다면, 이번 연구는 이를 실제 양산 규모로 확장한 고난도 과제였다. 예측 불가능한 불량이 연쇄적으로 발생하며 구현 가능성 자체를 의심해야 할 순간도 있었다. 하지만 소자 · 공정 · TCAD/Modeling* · 소재 전문가들이 협의체를 꾸려 다각적인 분석과 시뮬레이션 검증을 반복한 끝에 기술 한계를 극복할 수 있었다. 이번 프로젝트는 향후 낸드 분야 R&D가 나아갈 방향성을 제시하는 데 큰 역할을 했다고 확신한다.

Q. 신규 CTI 연구에 이어 앞으로 진행할 프로젝트는 무엇인가?
현재 ‘소자’ 개발에서 ‘소재’ 개발 부서로 자리를 옮겨 연구 경험을 이어가고 있다. 공정과 소자를 거치며 새로운 소재의 필요성을 절감한 것이 부서 이동의 계기였다. 앞으로는 소재에 대한 이해를 바탕으로 공정과 소자를 최적화하고, 궁극적으로는 공정 · 소자 · 소재가 유기적으로 연결된 ‘반도체 생태계 전반’을 아우르는 역량을 키워가고자 한다.