인공지능(AI) 시대가 본격적으로 시작되면서, 대용량 데이터를 빠르게 처리할 고성능·고대역폭 메모리의 역할이 중요해졌습니다. 그리고 이를 구현할 첨단 패키징(Advanced Packaging)도 핵심 반도체 기술로 떠오르고 있습니다. 뉴스룸은 반도체 산업 패러다임이 전공정에서 전·후공정 통합으로 이동하는 현시점에서 첨단 패키징 기술의 중요성과 트렌드를 한눈에 파악할 수 있도록 칼럼 시리즈를 준비했습니다.
[패키징X파일] 2편에서는 이병훈 교수(포스텍 전자전기공학과·반도체공학과)가 3차원 이종집적기술에 관해 이야기합니다.
15세기 유럽의 탐험가들은 미지의 대륙을 발견하고 식민지를 개척하며 이른바 ‘대항해시대’를 열었다. 인류 역사에 매우 중요한 시기지만 누군가는 이를 ‘대침략시대’라고 부르기도 한다. 새로운 기회를 선점한 쪽에서는 찬란한 개척의 시대였지만, 그 반대편에서는 모든 것을 빼앗긴 침탈의 시대였기 때문이다.
‘3차원 이종집적기술(Heterogeneous 3D Integration, 이하 3D 이종집적기술)’은 웨이퍼라는 ‘대륙’의 표면에 머물러 있던 반도체 기술이 공간적 제약을 넘어, 대륙과 대륙을 잇는 새로운 형태로 진화하는 과정이라 할 수 있다. 이는 반도체 생태계의 ‘대항해시대’의 본격적인 시작을 알리는 기술이며, 해당 기술의 주도권을 누가 확보하느냐에 따라 미래 반도체 산업 지형이 결정될 것으로 생각한다. 본 콘텐츠에서는 3D 이종집적기술의 과거와 현재를 간략히 되돌아 보고, 미래를 전망해 보고자 한다.
평면의 한계를 넘다: 3차원 이종집적기술로의 발전
2차원(2D) 평면에서의 미세화 한계를 극복하기 위해 이미 형성된 기판 위에 새로운 반도체 소자층을 쌓는 모놀리식(Monolithic) 3D 이종집적기술에 대한 연구는 1980년대 후반부터 시작됐다. 새로운 반도체 소자층을 형성하는 방법으로는 ①기판에서 직접 단결정을 성장시키는 결정 성장법 ②다결정 또는 비정질 반도체층을 증착한 후 레이저 등을 이용해 결정화하는 방법 ③완성된 소자를 ‘Smart-Cut*’ 등의 공정을 통해 다른 기판 위로 전사하는 방법 등이 시도됐다. 그러나 결정 성장 온도의 제약, 높은 결함 밀도, 전사 기술의 한계 등으로 인해 상용화에는 이르지 못했다. 그럼에도 불구하고, 이러한 초기 시도들은 후에 수백 단의 소자층을 수직으로 연결하는 수직 구조(Vertical) 낸드플래시(NAND Flash)로 구현됐기 때문에 완전한 실패로 보기는 어렵다.
* Smart-Cut: 실리콘 웨이퍼에 이온(주로 수소)을 주입해 미세한 균열층을 만든 뒤, 이를 다른 기판에 접합·박리해 얇은 단결정층을 전사하는 기술
▲ 2D, 2.5D, 3D 집적회로의 구조
이후, 모놀리식 방식과 달리, 이미 완성된 칩을 물리적으로 연결해 3D 구조를 구현하는 기술로 TSV*가 등장했다. 이 기술의 등장으로 신호 전송 거리와 전력 소모를 획기적으로 줄이고, 대역폭을 크게 향상할 수 있었다.
* TSV(Through-Silicon Via): D램 칩에 수천 개의 미세 구멍을 뚫어 상하층 칩을 수직 관통하는 전극으로 연결하는 기술
초기에는 소자 웨이퍼를 아주 얇게 연마한다고 해도, 수십 μm(마이크로미터) 깊이의 구멍을 뚫고 Via*를 배선 금속으로 채워야 했기 때문에 배선 밀도 향상에 한계가 있었고 공정 측면에서도 적지 않은 도전 과제가 뒤따랐다. 그럼에도 불구하고, TSV 기술은 칩을 위아래로 쌓아 올리고, 전류와 신호를 수직으로 전달하려는 시도가 본격화됐다는 점에서 3D 이종집적기술의 실질적인 시발점이 된 기술로 볼 수 있다.
* Via(비아): 반도체나 기판 내부에서 서로 다른 층의 배선을 전기적으로 연결하기 위해 뚫은 미세한 구멍
▲ 집적회로의 발전 과정
TSV 기술을 이용한 3D 이종집적기술은 다중칩의 적층에 따른 발열, 층간 배선 연결 등 기술이 성숙하지 않았기에 칩을 위로 적층하지 못하고, 인터포저*에 접합해 여러 개의 칩을 하나의 기판 위에 형성하는 2.5D 기술이 먼저 상용화됐다.
* 인터포저(Interposer): 여러 개의 칩(예: CPU, GPU, 메모리)을 하나의 패키지 안에서 서로 연결하기 위한 중간 기판
2.5D 기술에서는 인터포저 상면에는 여러 개의 칩을 배치하고, 하부에는 TSV를 통해 배선을 형성한다. 이를 통해, Fan-Out* / Fan-In* 구조와 같은 다양한 파생 기술이 개발됐으며, 인터포저 면적은 1,000mm² 이상, 배선 피치는 1μm 이하로 미세화됐다. 특히, TSMC社가 개발한 CoWoS* 방식은 Fan-Out 패키징과 수동소자 집적 기술을 웨이퍼 상에서 구현한 것으로, 7nm(나노미터) 노드 이후 최첨단 칩의 표준으로 자리 잡았다. 또한, 고대역폭 메모리와 GPU, NPU를 2.5D 방식으로 연결하는 AI 반도체 기술이 고성능 컴퓨팅과 AI 서버 시장의 선택을 받으며 2.5D 방식은 빠르게 주류 기술로 성장했다.
* Fan-Out: 칩 외곽에서 신호선을 바깥쪽으로 확장해 배선 밀도를 높이고, 더 많은 입출력(I/O) 단자를 확보하는 방식
* Fan-In: 반대로 신호선을 내부로 집약해 칩 면적을 줄이거나 패키지 크기를 최소화하는 구조
* CoWoS(Chip on Wafer on Substrate): 기존 패키징 방식은 메모리와 비메모리 등 서로 다른 칩들을 각각 패키징한 다음 기판 위에서 연결하는 방식이라면, CoWoS는 칩들을 실리콘 기반의 인터포저 위에 올려 한꺼번에 패키징하는 방식. 칩 간 거리가 가까워져 제품 면적이 줄고, 배선을 더 늘릴 수 있어 신호 전달 속도가 빨라진다는 특징이 있음. TSMC 고유의 패키징 기술이며, HBM과 GPU를 결합하는 방식 중 하나임
2.5D 기술이 우수한 신호 전송 특성과 패키징 효율로 큰 성과를 거두었지만, 만능 해결사는 아니다. 모든 기능을 하나의 칩에 구현하는 궁극의 3D 이종집적기술에 비해 신호 전달 속도 측면에서 한계가 있다. 이 때문에 칩들을 분할해 집적하는 칩렛[관련기사]* 구조에서는 어느 정도의 신호 전달 지연이 허용되는 기능만을 분할해서 활용해야 하는 제약이 있다. 예를 들면, D램과 CPU를 다른 칩에 만들고, 하나의 인터포저로 연결하거나, 광센서와 구동칩을 연결하는 것은 가능하지만, CPU와 S램을 2.5D로 연결하는 것은 신호 지연 문제로 불가능하다.
* 칩렛(Chiplet): 하나의 대형 칩 대신 여러 개의 작은 기능 단위 칩을 조합해 하나의 시스템처럼 동작하도록 설계하는 방식
이 때문에 고속 신호 처리가 필요할 경우 3D 이종집적기술을 사용할 수밖에 없다. AMD社의 라이젠*과 같이 CPU 위에 메모리칩을 바로 붙이는 기술이나, 메모리칩을 얇게 갈아서 12장까지 수직으로 이어 붙이고, 칩과 칩 사이를 TSV 기술로 이어 붙이는 SK하이닉스의 HBM 기술이 3D 이종집적기술의 대표적인 사례다. 다만, 칩의 방열 문제와 적층 구조의 신뢰성 문제가 아직 완벽히 해결된 것은 아니기 때문에, 3D 이종집적기술은 여전히 개발 초기 단계로 볼 수 있다.
* 라이젠(Ryzen): AMD社가 설계·제작·판매하는 고성능 마이크로 프로세서 CPU 브랜드로, 데스크탑, 모바일, 서버 및 임베디드 플랫폼을 대상으로 한다. 복수의 코어와 쓰레드를 갖춰 컴퓨터 게임, 영상 등 콘텐츠 제작, 멀티태스킹에 우수한 성능을 보인다.
새로운 패러다임을 여는 핵심 요소기술
2.5D 및 3D 이종집적기술의 기술적 한계를 극복하기 위해, 두 기술을 혼용하는 이종집적기술의 도입은 공정 비용, 신뢰성 확보 측면에서 불가피한 선택이다. 또한, 무수히 많은 새로운 기술들의 조합을 통해 반도체 기술의 한계(미세화, 소모 전력 증가 등)를 극복하는 새로운 기술의 시발점이 될 수도 있다. 파괴적 혁신을 이끌어 낼 가능성이 있는 요소기술들 중 몇 가지를 짚어보고자 한다.
▲ 하이브리드 본딩 과정
첫 번째로 주목할 요소기술은 두 개의 소자 웨이퍼를 뒤집어서 직접 배선에 사용되는 구리선을 맞닿게 해 연결하는 하이브리드 본딩이다. 하이브리드 본딩은 1μm 간격(Pitch)의 구리 배선을 직접 연결하는 것을 목표로 개발되고 있는데, 이렇게 되면 따로 공정이 진행된 칩들을 마치 모놀리식 3D 이종집적공정을 진행한 것처럼 이어 붙일 수 있다.
이 기술을 사용하면, 공정이 달라서 같은 웨이퍼 상에서 만들 수 없었던 CPU와 메모리를 위아래로 제한 없이 이어 붙일 수 있을 뿐만 아니라, 서로 다른 종류의 웨이퍼(실리콘(Si), 갈륨비소(GaAs)) 상에서 만들어진 소자들을 같은 기판 상에 집적하는 것도 가능하다. 나아가 지금까지는 반도체 소자용 기판으로 사용될 수 없었던 유기기판 등 다양한 소재 위에 만들어진 신기한 소자를 반도체칩 위에 연결하는 것도 가능하다. 또, 2진법 아키텍처로 동작하는 칩 위에 3진법 아키텍처칩을 연결해서 소모 전력을 극소화하는 것도 상상해볼 수 있다.
▲ 유리기판 적용 패키징(출처:SKC)
두 번째는 유리기판이다. 1980년대에 활용됐던 멀티 칩 모듈* 기술이 시스템 성능 향상을 위해 모든 기능을 하나의 칩에서 구현하는 SoC* 기술로 발전했듯, 점점 더 많은 칩(칩렛)을 하나의 기판에서 연결하고자 하는 수요는 항상 존재했다. 최신 GPU는 100개 가까운 칩렛을 시스템 보드 상에서 연결하고 최적화해야 한다. 2.5D 구조로 실리콘 웨이퍼 위에 수백 개의 칩렛을 연결할 경우, 한 장의 웨이퍼 상에 구현할 수 있는 인터포저의 면적이 제한된다. 어느 정도의 반도체 공정 기술을 적용하면서, 대면적 공정이 가능해 대규모 칩렛 연결을 효율적으로 구현할 수 있는 기술이 유리기판이다.
* 멀티 칩 모듈(Multi-Chip Module, MCM): 여러 개의 반도체 칩을 하나의 패키지 안에 집적해, 서로 고속으로 신호를 주고받도록 구성한 기술, 칩 간 배선 길이를 줄여 전력 소모와 지연을 낮추며, 초기 SoC 개념의 전신으로 평가된다.
* SoC(System on Chip): CPU, GPU, 메모리, 통신·입출력 회로 등 다양한 기능을 하나의 칩 위에 통합한 시스템형 반도체
지금까지의 인터포저가 단순한 배선 구조였다면, 유리기판 상에는 반도체 소자층을 형성하고, 기능을 부여할 수 있다. 때문에 점점 복잡해지고, 제조 비용이 증가하고 있는 인터포저의 효율성을 높이는 스마트 인터포저를 구현할 수 있다는 점에서 크게 기대되는 기술이다.
▲ BSPDN의 이해를 돕기 위한 개념도(출처:인텔)
세 번째는 BSPDN(Backside Power Distribution Network)이다. 이는 소자층에 필요한 전력 분배용 배선을 TSV로 웨이퍼 뒷면으로 옮겨서 만드는 기술이다. 웨이퍼 앞면뿐 아니라 뒷면에 배선 구조, 특히 전력 배선을 구현할 수 있게 되면, 발열 문제, 기생 캐패시턴스(Capacitance, 정전용량) 문제, 소자층의 배선 밀도 한계 문제를 극복하는 데 큰 도움이 된다. 한 걸음 더 나가보면, 이 기술은 웨이퍼 뒷면을 단순히 하이브리드 본딩용 패드가 아닌 새로운 소자층으로 활용할 가능성을 제공한다는 측면에서 스마트 인터포저와 유사한 잠재적 가능성을 갖고 있다.
▲ 저온 반도체 집적 공정을 위한 소재별 특징
네 번째는 세 번째 기술과 연관되어 있는데, 저온 반도체 집적 공정이다. 90년대에는 실리콘(Si)이나 갈륨비소(GaAs)와 같은 전통적인 반도체 소재를 이용해 모놀리식 3D 소자층을 구현하려고 했기 때문에 저온 결정 성장, 저온 도핑 활성화(Dopant Activation), 매우 높은 결정 결함 밀도 등의 한계를 넘지 못했다.
최근에는 이황화몰리브덴(MoS2), 셀레늄화텅스텐(WSe2) 등의 TMDC* 소재뿐 아니라 산화인듐갈륨아연 (IGZO), 산화아연(ZnO), 텔루륨(Te), 결정-비정질 복합 소재(Phase Composite Semiconductor) 등 저온에서 직접 증착이 가능하면서도 어느 정도 성능이 보장되는 n, p형 반도체가 활발히 연구되고 있다.
* TMDC(Transition Metal Dichalcogenide): 전이 금속 원자(Mo, W 등)와 칼코겐 원자(S, Se, Te 등)가 결합한 화합물 (MX₂)로, 매우 얇은 층상 구조를 갖는 2차원 반도체 소재군
향후, 해당 소재들을 활용해 BEOL* 구조, 웨이퍼 뒷면, 유리기판, 인터포저 등 다양한 환경에서 직접 로직 회로를 구현할 수 있을 것으로 전망된다. 이를 활용해 구현하는 회로는 실리콘 소자와 성능 경쟁을 하기보다는 특화된 기능을 수행하는 방식으로 적용된다. 예를 들어, 전체 시스템의 전력 효율을 개선하거나, 능동 방열 제어 등 새로운 기능을 부여하는 방식으로 활용하는 것이다. 결국 이러한 기술들은 재구성형 인터커넥트(Reconfigurable Interconnect) 등 소모 전력의 한계를 극복하는 데 크게 기여할 수 있을 것이다.
* BEOL(Back End of Line): 반도체 제조 공정에서 활성 소자(트랜지스터 등)가 형성된 뒤, 이들 소자들을 서로 연결하기 위해 금속 배선층과 절연층을 반복적으로 적층하는 방법
3D 이종집적기술의 미래와 과제
위에서 예시로 든 요소기술 이외에도 2.5D와 3D 이종집적기술이 발전함에 따라 새로운 소재, 공정, 소자 기술이 적용될 가능성이 열려 있다. 물론, 기회가 큰 만큼 위험 요소도 많다, 가장 큰 문제는 열 관리다. 적층 구조 내부의 칩은 외부로 열을 방출하기가 어렵기 때문에 발열 밀도가 급격히 높아진다. 기존의 공랭이나 수랭 방식으로는 충분하지 않으며, 마이크로 채널 냉각*이나 유체 냉각*, 다이렉트 액침*, 이방성 냉각 소재* 또는 능동 냉각 소자*와 같은 새로운 열 관리 설루션이 필요하다.
* 마이크로 채널 냉각: 반도체 칩이나 패키지 내부의 발열원을 직접적으로 접촉한 유체가 매우 작은 채널(보통 수 µm ~ 수십 µm)을 통과하면서 열을 효과적으로 제거하는 기술
* 유체 냉각: 반도체 칩 또는 패키지에서 발생한 열을 전기비전도성 액체나 물 같은 유체를 직접 순환시켜 빠르게 제거하는 기술
* 다이렉트 액침: 반도체 칩이나 패키지 전체를 전기 절연 특성을 가진 액체(Dielectric fluid) 속에 통째로 담그거나 혹은 그 흐름 속에 두어, 칩에서 발생한 열을 액체를 통해 직접 제거하는 냉각 방식
* 이방성 냉각 소재: 열을 전달하는 방향에 따라 전도율이 다르게 설계된 소재
* 능동 냉각 소자: 반도체 칩이나 패키지에서 발생하는 열을 전기적 또는 기계적 작용을 통해 적극적으로 제거하는 장치
신뢰성도 중요한 문제다. 작은 결함 하나가 전체 패키지를 불량으로 만들 수 있으며, TSV의 피로 수명, 마이크로 범프*의 내구성, 계면 접합 강도, 열사이클 내구성 등 다양한 요소가 꼼꼼히 검증돼야 한다. 마이크로미터 이하의 간격에서 TSV나 배선을 구현하려면 기존 장비보다 훨씬 높은 수준의 가공과 계측 능력이 필요하다.
* 마이크로 범프(Micro Bump): 마이크로 범프(Micro Bump): 수직 적층된 칩과 회로를 연결할 때, 각 칩의 가교 역할을 하는 소재
▲ 3D 이종집적기술의 발전을 위한 개발자들의 연구가 이어지고 있다.
특히, 단순히 칩을 쌓고 연결하는 것이 아니라 전기적·열적·기계적 특성을 동시에 고려해야 하는 새로운 수준의 설계 체계가 필요하다. 칩렛, 이종집적, 2.5D와 3D 패키징을 아우르는 종합적 집적 역량을 확보하기 위해, 파운드리, 패키징 전문 기업, 소재·장비 업체, 설계 기업 등 다양한 주체들이 함께 협력해야 하며, 국제 표준화도 중요하다. 특히 칩 간 인터페이스 규격과 신뢰성 평가 체계가 정립돼야 대규모 생태계가 구축될 수 있다.
이런 복잡한 요구조건들로 인해 3D 이종집적기술의 발전은 단순한 기술 변화를 넘어 산업 구조 자체를 재편할 잠재력을 지닌다. 어느 나라가 핵심 기술을 선점하느냐에 따라 글로벌 반도체 분업 체계에도 큰 변화가 예상된다. 말 그대로 ‘반도체 세계대전’은 이미 시작됐다. 이제 3D 이종집적기술은 선택의 문제가 아니라 생존의 문제다. 지금 누가 더 멀리 보고, 먼저 지평선을 넘어설 수 있느냐에 반도체 산업의 미래가 달려 있다.
※ 본 칼럼은 AI/반도체에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.
