반도체 산업은 미세화 한계와 제조 비용 증가로 새로운 기술적, 경제적 돌파구를 요구받고 있다. 이 가운데 칩렛은 수율과 비용 효율을 높이고, 다양한 공정에 적용할 수 있는 대안으로 주목받는다. 이번 글에서는 칩렛의 장점과 표준화 과정, 그리고 앞으로 해결해야 할 기술적 과제 등을 살펴본다.

전공정에서 후공정으로, 칩렛의 등장

반도체 산업은 소자* 미세화(스케일링)를 통해 같은 면적 내 더 많은 단위 소자를 집적해 웨이퍼 하나에서 더 많은 이익 창출하며 성장했다. 그러나 소자 크기의 감소는 영원히 지속될 수 없다. 소자가 ‘분자 크기’라는 궁극의 한계에 다가갈수록 노광(EUV)*, 식각(Etch)* 등에서 각종 제조 비용 상승이 발생하는데, 이는 소자 미세화를 통한 경제적 이익을 상쇄하고 넘어선다.

▲ 공정 미세화가 더는 비용 절감을 가져오지 않는다. (출처: International Business Strategies, Inc.)

그동안의 반도체 기술은 이 미세화를 중심으로 발전해 왔다. 반도체는 부품이다. 시스템이 원하는 특성을 가져야만 한다. 과거 PC가 반도체의 주시장이었을 때, CPU*/GPU*(로직회로)나 D램*(주메모리) 등은 미세화 공정을 활용해 원하는 특성(속도, 용량)을 달성할 수 있었다.

소자 미세화를 통한 반도체의 성능 향상, 전력 감소, 용량 증가는 새로운 시스템을 등장하게 했는데, 이는 다시 반도체 주력 시장의 변화를 이끄는 선순환을 만들어냈다. 특히 소비 전력 감소는 모바일 시장의 개화를 견인했다. 모바일은 저전력과 함께 작은 공간 안에 다양한 기능을 통합한 반도체를 요구했고, 이는 업계의 또 다른 도약을 이끌었다. TSMC의 InFO* 같은 어드밴스드 패키징 기술의 등장이었다[관련기사].

뒤이어 부상한 시스템은 인공지능(AI)을 비롯한 고성능 컴퓨팅(HPC)이다. 이 시장은 반도체에 새로운 차원의 변화를 요구했다. 바로 거대언어모델(LLM)*의 구현이다. LLM의 엄청난 데이터를 학습하고 처리하기 위해 반도체는 병렬 연산과 더불어 조 단위 파라미터*를 변경·저장하는 작업을 수시로 할 줄 알아야 했다.

▲ 새로운 시스템이 출연하며 반도체의 변화를 요구하고 있다.

이렇게 진화하는 반도체의 요구사항을 충족하기 위해서는 기존 칩들이 갖고 있던 기능들의 분해와 재조립이 필요하다. 고전적인 방법은 땅을 넓히고(다이* 사이즈 증대), 반도체 전공정(Front End Process)을 이용해 그 안에 모든 기능을 다 넣어 단일 칩(모놀리식 디자인)을 제작하는 것이다.

그러나 이 같은 방법은 경제적 문제가 있다. 반도체 제조에서 다이가 커지면 한 웨이퍼에 만들 수 있는 칩의 수가 줄어 수익성이 낮아진다. 이와 함께 큰 다이로 인해 수율이 감소하고, 이것이 초래하는 비용도 떠안아야 한다[관련기사].

▲ 칩렛의 개념

이러한 환경에서 제안된 방식이 칩렛 디자인(이하 칩렛)이다. 사전적 정의로 칩렛은 큰 반도체 칩을 기능별로 여러 개의 작은 조각(소형 칩)으로 나눈 것이다. 각각의 칩렛이 연산, 저장, 입출력(I/O)* 등 특정 기능을 전담하고, 이러한 조각을 한데 모아 패키징(조립)해 하나의 완성된 시스템 칩처럼 동작하게 하는 것이다.

이는 기존 멀티 칩 모듈(Multi-Chip Module, MCM)과 유사한 측면이 있지만, MCM은 여러 개의 독립적인 단위 칩들이 각자 모든 기능을 포함해 개별적으로 동작하도록 구성된 반면, 칩렛은 각 구성 요소가 독립적으로 동작할 수 없다는 핵심적인 차이가 있다.

예를 들어, MCM 방식의 CPU는 4개의 다이가 각각 연산 코어와 I/O 등을 포함해 독립적으로 기능할 수 있지만, 칩렛 방식에서는 연산을 담당하는 CPU 다이와 외부 입출력을 담당하는 I/O 다이가 물리적으로 분리되어 반드시 함께 통합되어야 하나의 완전한 프로세서로서 동작한다.

비용 효율을 강점으로 성장한 칩렛과 표준화를 위한 노력

이론상 칩렛으로 제조했을 경우, 작은 칩렛들은 작은 다이로 만들기에 수율에서 이점을 갖는다. 또한, 칩 내 각각의 기능을 3nm*(나노미터), 7nm, 14nm, 32nm 등 다른 기술 노드에서 만들 수 있다. 하나의 다이에 넣어 만들 때처럼 최첨단 공정을 사용해 비싼 비용을 지불해야 하는 문제를 피할 수 있다. 예를 들어, 고성능이 요구되는 CPU 연산 코어(로직회로)는 최신 3nm 공정을 적용하고, 상대적으로 공정 노드에 덜 민감한 S램*이나 아날로그 회로는 기존 7nm 공정을 적용해 전체 칩의 생산 원가를 크게 낮출 수 있다.

칩렛 설계의 경우 반도체 설계자들이 ‘레고 블록’처럼 다양한 IP* 블록을 조립하고 통합할 수 있게 해, 각 IP 블록을 독립적으로 설계하고 검증할 수 있도록 한다. 이는 전체 칩을 재설계하는 데 드는 시간과 비용을 획기적으로 줄여준다. 특정 기능의 업그레이드나 변경이 필요할 때는 해당 칩렛만 교체하면 되므로, 개발 효율성도 크게 향상된다.

이는 마치 몇 년 전 ‘구글폰 아라 프로젝트’와 유사한 맥락이다. 구글은 각각 표준화된 모듈로 만들어진 스마트폰의 AP*, 메모리, 통신 모듈, 카메라 등을 조립해 폰을 구성하고, 필요에 따라 느려진 AP나 용량이 커진 메모리만 교체해 사용할 수 있도록 시도한 바 있다. 칩렛 역시 필요한 IP들을 재사용할 수 있도록 기능을 모듈화 하는 개념이다.

▲ 칩렛과 비슷한 방식의 모듈형 스마트폰

이와 같이 칩렛은 수율 향상, 비용 효율적·최적 공정 적용, 기존 칩렛 재사용 등으로 생산 효율을 높이고 전체 비용을 절감하게 해준다.

그러나 이를 실현하기 위해서는 여러 칩렛 간 원활한 소통이 필요하다. 칩렛은 다양한 기원, 사양, 설계를 가진 개별 기능 블록을 하나의 시스템으로 통합하는 방식이므로, 이들 간 원활한 통신과 호환성을 보장하는 것이 매우 중요하다.

이는 단순한 물리적 연결을 넘어, 프로토콜 스택*과 소프트웨어 모델에 이르는 전반적인 통합을 요구한다. 만약 표준화된 인터페이스*가 없거나, 각 칩렛 공급업체가 독자적인 방식을 고수한다면, 칩렛의 핵심 이점인 다중 공급업체 활용 및 설계 유연성이 크게 떨어질 수 있다. 이를 위해 업계 전반의 지속적인 협력 및 표준을 준수하려는 노력이 필수적이다.

실제로 반도체 산업 내에서는 칩렛 기반 시스템을 성공적으로 구현하기 위한 전례 없는 수준의 협력이 펼쳐지고 있다. 표준화를 향한 노력도 활발히 진행 중이다. 칩렛 기술의 목표는 여러 공급업체의 구성 요소를 하나의 패키지로 통합하는 것이다. 때문에 서로 다른 기업이 만든 칩렛이 원활하게 통신하고 호환될 수 있도록 공통의 표준이 마련돼야 한다.

2022년 SK하이닉스를 비롯해 AMD, Arm, ASE, TSMC, 구글 클라우드, 메타, 마이크로소프트, 삼성전자, 인텔, 퀄컴 등 반도체 산업의 주요 기업들은 ‘범용 칩렛 인터커넥트 익스프레스 컨소시엄(Universal Chiplet Interconnect Express Consortium, UCIe)’을 발족했다. 이 컨소시엄의 핵심 목표는 다이 투 다이(Die-To-Die, D2D) 상호 연결을 표준화하고 개방형 칩렛 생태계를 조성하는 것이다.

UCIe 1.0 규격은 물리적 계층, 프로토콜 스택(기존 PCIe* 및 CXL* 활용), 소프트웨어 모델 및 규정 준수 테스트를 포함해 완전히 표준화된 D2D 상호 연결을 제공한다. 이를 통해 서로 다른 회사에서 만든 칩렛도 공통 규격만 맞으면 하나의 시스템처럼 통신할 수 있게 된다. 이러한 표준화의 목적은 우리가 다양한 칩을 PCB에 꽂아 시스템을 만드는 것처럼, 칩 제작도 궁극적으로는 ‘플러그 앤 플래이(Plug & Play)’ 방식의 조립형으로 바꾸는 데 있다.

UCIe 1.0 발표 후에도 표준은 진화하고 있다. 2023년에는 1.1 버전, 2024년에는 3D 적층까지 고려한 2.0 버전에 이어, 2025년 8월에는 초당 64기가트랜스퍼(GT/s)에 달하는 데이터 전송 속도를 비약적으로 향상시킨 UCIe 3.0 표준을 공개했다.

칩렛 발전을 위해 해결해야 할 기술적 도전 과제

이렇게 매력적인 칩렛을 더욱 발전시키기 위해서는 극복해야 할 기술적 도전 과제가 몇 가지 있다.

▲ 전기적 연결점(I/O) 역할을 하는 범프의 밀도

첫째로 각각의 칩렛을 높은 전기적 연결점(I/O)을 통해 결합해야 하는 점이다. I/O의 증가는 칩렛 설계에 높은 자유도를 줄 수 있다. 전공정을 통해 하나의 칩으로 만들 경우, 각 기능은 BEOL(Back-End Of Line) 인터커넥트*로 연결되고 그 밀도는 리소그래피*에 의해 결정된다. 반면, 칩렛으로 분리했을 때, 각 칩렛의 전기적 연결은 배치 설계(Placement)의 정밀도에 의해 결정된다.

모바일과 AI 시장이 커지며 급격히 주목받고 있는 어드밴스드 패키지기술은 바로 이러한 I/O 밀도를 높이며, 여러 종류의 칩을 결합하는 데 초점을 맞추고 있다[관련기사]. 특히 하이브리드 본딩 등 다양한 어드밴스드 패키징 기술은 제조 공정 단계가 늘고 비용이 증가할 수 있지만, 그만큼 고도화된 경쟁력을 제공한다. 이 가운데, 생산 난도 향상 및 수율 감소 문제를 극복할 수 있는 새로운 칩렛 접합 소재 및 공법 개발도 요구되고 있다. 결과적으로, 초기의 높은 비용을 얼마나 빠르게 최적화하느냐가 향후 경쟁력의 핵심이 될 것이다.

▲ 칩렛을 구현하기 위해서는 다양한 협업이 필요하다.

둘째로 칩을 여러 조각으로 나누면 각각의 인터페이스와 호환성을 설계해야 한다. 칩렛 간 신호, 전원, 클럭*을 정확히 맞춰야 하므로 단일 칩보다 공학적 고려사항이 늘고 설계 난도가 높아진다.

또, 칩렛 간 데이터 이동은 같은 다이 내부의 연결만큼 빠르고 효율적이지 못하다. D2D 통신은 아무리 가까워도 단일 칩 내부의 트랜지스터 연결보다 지연(Latency)이 크고 전력 소모가 높다. 특히 실시간 반응이 중요한 작업에서는 칩렛 사이 연결 최적화가 매우 중요하다. 뿐만 아니라, 칩렛 간 통신을 위해 I/O에 추가적인 면적과 전력, 비용 등을 소모할 수밖에 없다. 따라서 칩렛을 지나치게 작게 만들면 오히려 효율성이 떨어진다. 그러므로 칩렛의 적정 크기와 개수를 결정하는 설계 방법론도 숙제로 남아 있다. 그래서 이러한 전체적 최적화를 도와줄 EDA(전자설계자동화) 툴의 발전과 새로운 설계 기법이 요구된다.

이 밖에도 양품 칩렛 선별을 위한 테스트의 복잡성, 열 방출 관리, 전력 분배 등 칩렛의 공정과 설계를 위한 다양한 기술적 해결책이 필요하다. 이처럼 칩렛의 전면적인 구현을 위해서는 설계와 제조 공정 양쪽에서의 긴밀한 협업이 중요하다.

칩렛 기술은 AI 시장의 발전과 함께 반도체 산업의 구조를 다시 만들고 있다. 지금까지 반도체 산업을 상징했던 설계, 팹(FAB), ATP(Assembly, Testing and Packaging) 체제의 개편을 요구한다. 팹 이후 순차적으로 이뤄지는 ATP가 아닌 팹과 테스트(Test), 어드밴스드 패키징이 동시에 이루어지며 기존 산업 구조를 재정의하게 만들고 있다. 또 어드밴스드 패키징의 발전은 이러한 경계를 모호하게 만든다.

최근 TSMC의 CoWoS*, SoIC*는 새로운 칩렛 설계를 가능케 했다. AMD와 엔비디아의 AI 및 HPC 제품은 실리콘 인터포저* 위에 여러 칩을 놓고 하나의 패키지로 만드는 방식인 TSMC CoWoS 플랫폼 위에서 구현됐다. 이때, SK하이닉스는 대역폭이 극대화된 메모리(HBM)를 제공하여 이 제품을 완성시키고 있다. 또한 HBM 성능 극대화를 목표로 CoWoS 공정 기술을 TSMC와 함께 고도화하고 있기도 하다[관련기사]. 칩렛은 이러한 기술적 노력들을 바탕으로 한걸음씩 진화를 거듭하는 중이다.

이처럼 칩렛 기술은 단순히 비용을 절감하기 위해 제안된 방법을 넘어 반도체 산업 전반의 구조를 바꾸어 가고 있다. AI 시대를 맞아 웨이퍼 위 다이 안의 소자 수를 증가시키는 고전적인 ‘무어의 법칙’을 넘어서, 시스템 단위 면적 위에 소자 수를 증가하는 새로운 ‘무어의 법칙’을 이끌어 가는 기술이 되고 있다.

※ 본 칼럼은 AI/반도체에 관한 인사이트를 제공하는 외부 전문가 칼럼으로, SK하이닉스의 공식 입장과는 다를 수 있습니다.