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문턱전압은 Threshold Voltage(Vth)라는 단어를 그대로 직역한 용어인데요. 디램(D-RAM), 낸드 플래시(NAND Flash) 등의 메모리 반도체부터 시스템집적 반도체(System IC) 같은 비메모리 반도체, 또는 미래의 어떤 능동소자까지 모든 반도체에서 공통적으로 사용되는 개념입니다. 방과 방 사이를 구분하는 문턱(Threshold)처럼, 문턱전압은 전류의 흐름이 변하는 전압의 임계점을 의미하는데요. 오늘은 MOSFET을 동작하게 만드는 문턱전압의 속성에 대해 알아보겠습니다.
전류가 흐르는 MOSFET 강의 수위를 조절하는 댐, 문턱 전압
저항의 입장에서 본 문턱전압은, MOSFET 상에서 전류가 흐르지 않던 상태가 전류가 흐르는 상태로 반전되는 시점의 전위장벽인 전압인데요. 전류가 흐르기 시작하면 문턱전압으로 인한 저항치는 급격히 감소합니다. 한강의 댐을 예로 들어 보죠. 댐의 상단까지 물이 차지 않으면, 댐 반대쪽으로는 물이 흐르지 않습니다. 하지만 저장된 물의 높이가 댐보다 높아지면, 물이 흘러 넘쳐 반대쪽으로 흐르게 되는데요. 전류가 물이라면, 댐의 상단 높이가 문턱 전압(Vth)인 셈이죠.
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▲ <그림1> Vth에 의한 MOSFET의 높은 입력저항단과 낮은 출력저항단의 저항치 변화
문턱전압은 기판(Substrate) 내의 Oxide 쪽 p_type Sub에 있는 다수의 캐리어와는 반대 타입(Type)의 밀도가 매우 높은 전자 층이 드레인(Drain) 단자와 닿도록(Pinch-on) 하는데 필요한 게이트 전압과 같습니다. 즉, 소스(Source) 단자에서 드레인 단자로 전류가 흐르기 위한 이동성 전자가 충분히 쌓여서 전류가 잘 흐르는 도전성 채널이 생성되는 시점에 인가하는 게이트 전압이죠. 문턱전압을 넘기 전에는 트랜지스터의 입력단 저항과 출력단 저항의 크기가 거의 동등하게 높은데요. 문턱전압을 넘어서면, 출력단 저항이 급격히 낮아져 전류가 쉽게 흐르게 됩니다. 트랜지스터(Transistor)는 Trans(전하다)+Resistor(저항)의 합성어인데요. 저항을 입력단에서 출력단으로 전달(Transfer)하며 저항값을 낮춘다는 뜻입니다. 즉, 입력단과 출력단의 저항 차이를 조절해 적정량의 드레인 전류를 흐르게 할 수 있다는 말이죠.
트랜지스터의 ON/OFF도 문턱전압 하기 나름
nMOSFET에서의 문턱전압은 전류가 소스 단자에서 드레인 단자로 본격적으로 흐르는 시점의 게이트에 바이어스된 전압인데요. 게이트 전압이 문턱전압보다 크면 트랜지스터가 켜지고(ON), 문턱전압보다 낮으면 꺼지게(OFF) 됩니다. 트랜지스터가 꺼지면, 전류가 흐르지 않습니다. 트랜지스터가 켜지면, 저항이 매우 낮은 전도(Conduction) 물질에 충분한 전류가 흐르게 됩니다. 트랜지스터가 켜졌을 때, 드레인 전류가 흐를 수 있는 주변 여건을 보면, 먼저 전류가 이동할 수 있는 채널이 만들어집니다. 그리고 전자를 끌어당기는 드레인 전압인 +Vd가 인가되어(▶”채널이 만들어내는 반도체 동작특성, 드레인 전류의 변화” 참조), 소스 전압이 주변보다 낮게 형성되죠.
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▲ <그림 2> Vth을 기준으로 나눠지는 Tr의 ON/OFF 상태
트랜지스터가 포화영역으로 들어가기 전까지는, 출력단의 저항값이 낮아질수록 드레인 전류가 급격히 상승하는데요. 그 경사도가 가파를수록, 활성영역에서 드레인 전압(Vds)을 인가하는 영역이 줄어들어, 트랜지스터의 ON/OFF 전환이 원활해집니다. 전달 특성에서 문턱전압이 낮을수록, 출력특성에서 ‘드레인 전류(Id) – 드레인 전압(Vd)’ 기울기가 급경사일수록, ON/OFF 전환이 빨라지는 이상적인 트랜지스터가 되는데요. 비행기를 예로 들면, 문턱전압의 크기는 이륙거리이고, 드레인 전류의 기울기는 이륙 후의 상승 기울기입니다. 이륙거리가 짧을수록, 이륙 후의 상승 기울기가 가파를수록 비행기는 빨리 하늘을 날겠지요. 그리고 비행기가 궤도에 오르면 안정적인 항공상태에 접어드는 것처럼, 게이트 전압이 문턱전압을 넘어서 드레인 전류가 충분히 증가한 후의 포화영역을 Tr-ON 상태라 합니다.
MOSFET 정보 처리의 핵심은 게이트 전압, 그 중 제일은 문턱 전압
채널은 눈에 보이지도 않고, 직접 통제할 수단도 없습니다. 게다가 트랜지스터에 전류가 흐르게 하거나, 흐르지 않게 하기 위해서는, 채널의 Pinch-on/off 상태를 외부 전압으로 관리해야 합니다. 채널 상태를 유추할 수 있는 외부 측정 인자는 게이트 전압, 드레인 전압 그리고 드레인 전류뿐인데요. 드레인 전류는 게이트 전압과 드레인 전압 및 트랜지스터의 형태적, 물리적 요소에 따라 계속 변합니다. 가변요소가 너무 많은 셈이죠. 그렇지만 트랜지스터의 ON 상태를 나타내는 포화영역(Tr-ON 상태)일 때, 드레인 전류는 드레인 전압에 의존하지 않고, 게이트 전압의 영향을 크게 받습니다. 즉, 이때는 게이트 전압이 채널의 형태와 직접적인 함수 관계에 놓이게 되죠. 때문에 게이트 전압으로 채널을 유추하면, 자연히 드레인 전류의 상태를 알 수 있고, 최종적으로 트랜지스터의 ON/OFF 상태를 결정할 수 있습니다.
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▲ <그림 3> Vth을 기점으로 시작되는 드레인전류, 드레인전압, 게이트전압 관계를 3개축 변수로 나타낸 Summary
결국, 트랜지스터에 정보를 담으려면, 트랜지스터의 ON/OFF 상태를 알아야 합니다. 때문에 트랜지스터의 ON/OFF 상태를 알 수 있는 게이트 전압이 정보를 처리하기 위한 MOSFET의 핵심요소가 되는데요. 그 중에서도 특히 드레인 전류가 시작되는 문턱전압은 가장 중요한 파라미터라고 할 수 있습니다. 단, 활성영역은 트랜지스터의 ON/OFF가 혼재되어 있지만, 여기서는 ON 상태로 전제했습니다.
바람에 흔들리는 갈대처럼, 다양한 요인에 영향을 받는 문턱전압
흔히 기술 개발 작업의 첫 관문은 개발된 제품이 제대로 동작하는지 여부이지요. 두 번째는 투입 수 대비 양품 수(실제 생산량 – 불량품 수)를 따지는 수율(Yield)이죠. 마지막으로. 새롭게 개발된 기술을 적용한 여러 파생 제품(메모리인 경우는 용량의 다변화)을 개발하는 단계인데요. 모든 기술을 개발할 때마다 시행착오를 통해 공정변수와 문턱전압을 포함한 제품의 각종 파라미터가 새롭게 조정되는데요. 이런 과정마다 문턱전압의 값을 어떻게 설정하느냐에 따라 문턱전압과 관련 있는 파라미터들이 조정되기 때문에, 반도체에서는 문턱전압을 가장 중요한 핵심요소 중 하나로 여깁니다.
반도체를 만들 때는 FAB 공정단계부터 드레인 전류를 최대치로 끌어 올리도록 최적화되어 있는데요. 문턱전압의 값도 반도체 설계와 공정을 진행하며 미리 정해집니다. 이런 초기 설정 값 중에는 반도체를 생산하는 FAB 공정의 파라미터인 베이스라인 조건도 포함되는데요. 이 베이스라인 조건에 따라 문턱전압의 값도 거의 결정됩니다.
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▲ <그림 4> 문턱전압에 영향을 끼치는 요소들
반도체는 층(Layer)마다 재질 Type과 불순물 반도체를 도핑(Doping)하는 값들이 결정되어 있는데요. 문턱전압을 산출하는 Oxide의 커패시턴스 값과 게이트의 일함수(자유 전자를 떼어 내는 데 필요한 최소의 에너지) 등도 이미 매트릭스값으로 나와 있습니다. 때문에 어떤 크기로 설계(Layout)를 할지, 어떤 농도로 불순물을 첨가(Doping)할지 입력만 하면 원하는 문턱전압이 도출됩니다(물론, 이후에 파라미터를 하나씩 고치면서 조정하는 과정을 거쳐야 합니다). 도출된 문턱전압은 트랜지스터를 동작시킬 때, 입력할 전압의 크기와 드레인 전류의 감지(Sensing) 능력을 고려해 최종적으로 정해집니다.
또한, 전자도 문턱전압을 높이거나, 낮출 수 있는데요. 이는 전자가 어느 곳에 어떤 형태로 있느냐에 따라 달라집니다. 전자가 드레인 전류와 관계없이 정체되면, 문턱전압이 높아지거나 문턱전압의 값을 예측할 수 없게 되는 역기능을 하게 됩니다. 전자가 Oxide 층 내부에 갇히게 되면 게이트 전압을 상쇄시키는데요. 게이트 전압이 상쇄된 상태를 복구하려면, 게이트 전압이 높아지고, 자연히 문턱전압 또한 높아집니다. 또한, 갇혀 있던 전자는 일정 시간이 지나면 무작위로 빠져 나와 문턱전압을 낮게 변화시킵니다. 무작위로 튀어나오는 전자들이 어디로 튈지 조절할 수가 없어지면, 그 전자에 영향을 받는 문턱전압의 값도 예측할 수 없게 됩니다. 즉, Oxide에 갇힌 전자(Qox)와 P_Sub 내 게이트 공핍층의 전하량(Qdep)은 흐르지 않고, 머물러 있으므로 문턱전압과 비례 관계에 있다고 할 수 있죠.
반면, 전자가 드레인 전류의 흐름에 도움을 주면, 문턱전압을 낮추는 순기능을 하게 되는데요. Oxide 층 하단에서 채널에 포함되는 전자들은 원활한 전류 흐름에 기여해서 문턱전압을 낮춰줍니다. 이를 커패시턴스(Capacitance) 측면에서 보면, Oxide라는 절연물질을 사이에 두고 채널과 게이트 전압이 Oxide Capacitance(Cox)를 형성하게 됩니다. 채널 전자는 Cox를 상승시키는데, Cox는 문턱전압과 반비례(Qox = Cox*Vth)합니다. 즉, 채널 전자의 개체 수가 많아지면 Cox가 상승하고, 결국 문턱전압은 낮아집니다.
전달특성을 중심으로 본, 문턱 전압과 채널 사이의 관계
전달특성 상에서 문턱전압과 채널의 연관관계를 살펴 봅시다. 문턱전압이 기준점이라면, 그 전후로 채널의 두께가 얇아졌다가 두꺼워집니다. 셀(Cell)도 문턱전압을 기준으로 ON/OFF 상태가 변하죠. 채널의 물리적 상태를 나타내는 Pinch-on은 전압으로는 곧 문턱전압을 의미하는데요. 문턱전압을 기준으로 드레인 전류가 ‘흐르지 않거나(차단영역)’, ‘흐르거나(활성영역과 포화영역)’가 결정됩니다. 출력특성의 그래프보다는 전달특성의 그래프에서 문턱전압의 경계가 더 명확하게 정해지므로, 출력특성에서의 비교는 생략하겠습니다.
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▲ <그림 5> 문턱전압과 Cell의 ON/OFF 관계 (출처 “NAND Flash 메모리”)
실리콘 vs 저마늄, 높은 문턱전압에도 불구하고 실리콘의 압승
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▲ <그림 6> 실리콘과 저마늄의 구심력 차이(전자껍질의 n이 높을수록 탈출에너지가 낮음)
실리콘(Silicon14) 기반의 반도체는 문턱전압이 약 0.7V이고, 실리콘과 동족 원소인 저마늄(Germanium32) 기반일 때는 약 0.2~0.3V가 됩니다. 이 차이는 최외각전자를 원자에서 떼어내는데 사용되는 에너지의 차이 때문에 발생합니다. 저마늄(Ge32)은 실리콘(Si14)보다 원자가가 높고, 전자껍질이 1개 더 많습니다. 즉, 저마늄의 최외각전자와 저마늄 원자핵 사이의 거리는 실리콘의 그것에 비해 더 멀다고 할 수 있습니다. 최외각전자와 원자핵 사이의 거리가 멀수록 최외각전자가 원자핵으로 탈출하기 쉬워지는데요. 최외각전자가 원자핵으로부터 너무 쉽게 탈출해도, 반도체 내에서 발생하는 전류를 조절하기 어렵습니다. 때문에 저마늄은 특수한 경우에만 한정적으로 사용되고, 일반적으로 실리콘이 웨이퍼(Wafer)의 주원료로 많이 사용되는데요. 현재로서는 실리콘이 전자이동도, 온도변화, 문턱전압의 값 등 모든 면에서 적절한 가치를 가지기 때문에, 최적의 반도체 재료로 활용되는 겁니다.
문턱전압을 흔드는 기판효과, 그 해결책은?
문턱전압은 한번 정해지면 일정해야 하는데요. Sub에 가하는 전압에 의해 문턱전압이 변하면, 전체 파라미터가 틀어져 소자 변수들을 다시 조정해야 합니다. Body Effect의 Body는 기판(Substrate)을 의미합니다. 때문에 Body Effect를 기판효과, 기판 바이어스 효과, 몸체효과라고 합니다. 혹은 문턱전압 변조(Vth Modulation)라고도 하는데요. 기판에 -전압인 Back 바이어스를 증가시키면 문턱전압이 높아지고, -Back 바이어스를 감소 시키면 문턱전압이 낮아지는 현상을 말합니다.
이는 Body의 -전압이 커지면 Body내의 일부 정공들이 –Vsub를 향하여 이동하므로 게이트공핍층(결핍영역)이 넓어지고, 전자채널인 반전층(Inversion Layer)의 전자 밀집도는 더욱 높아지지요. 또한 양쪽의 소스 정션과 드레인 정션이 역바이어스되어 정션의 공핍영역이 넓어질텐데요. 그러나 소스단자에는 0V가 인가되어 Vsb는 Vdb에 비하여 작기 때문에 소스정션의 공핍영역 두께는 작고요. 드레인단자의 높은 양전압 영향으로 드레인 정션의 공핍영역 두께가 커집니다. 반전층이 두꺼워져서 문턱전압이 아주 약하게 낮아지는 효과가 있지만, 그에 비하여 드레인 공핍층이 두꺼워져서 문턱전압이 훨씬 높아지므로 결국 Body에 마이너스 전압을 크게 하면 문턱전압이 높아 지게 됩니다.
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▲ <그림 7> Back 바이어스(-Vb)와 문턱전압과의 관계 @ nMOSFET
이 기판효과(Body Effect)의 해결책으로 Oxide의 두께 조절을 고려해 볼 수 있는데요. Oxide의 두께가 얇아지면 게이트 전압이 채널에 미치는 영향력이 커져서 기판효과의 영향력이 줄어듭니다. 그러나 Oxide의 두께가 작아지면 절연성이 떨어지는 신뢰성 이슈들도 같이 변동됩니다. 때문에 이런 부작용을 고려하지 않을 수 없죠. 하나의 원인만으로 tox를 얇게 할 수는 없습니다. 근본적으로 소스와 기판의 전압 차이를 줄이면 기판효과를 해결하는 데 도움이 되므로, Vsb는 최소한으로 유지시켜 줍니다. 그래서 기판(Substrate)은 외부로부터 영향을 받지 않도록 일반적으로 –전압을 인가해주고, 기판을 역 바이어스 시키는데요. 약하게 역 바이어스를 주어 채널에 있던 전자들이, 기판 쪽으로 이동하지 않고, 되도록 채널에 붙어 있게 합니다. 또한, 기판의 전압이 소스 전압과 되도록 전압 차이가 나지 않도록 전압 레벨을 비슷하게 맞춥니다. 더군다나 소스정션은 순방향바이어스가 되여야 하기 때문에 더욱 그렇지요. 혹은 각 층(Layer)들의 불순물 도핑을 조절해 기판효과를 줄이는데, 이 경우에는 또 다른 부작용이 발생할 수 있습니다.
오늘 알아본 문턱전압인 Threshold Voltage(Vth)는 휘발성 메모리 반도체 혹은 비메모리 반도체에 적용되는 트랜지스터의 동작이 시작되는 지점을 말합니다. 문턱전압은 공정변수, 제품변수 등 여러 요인들이 종합되어 결정되는데요, 비휘발성 메모리에서의 문턱전압은 휘발성 메모리에서의 문턱전압과는 조금 성질이 다릅니다. 문턱전압으로서의 기능은 거의 같지만, 추가로 메모리 용량을 확장시키는 기능을 갖고 있는데요. 이에 비휘발성 메모리에서의 문턱전압에 대해서는 다음 장에서 좀 더 자세히 다뤄보겠습니다.
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