차세대 반도체 사업 경쟁력의 핵심 ‘패키징(Packaging)’ 기술, SK하이닉스는 어디까지 왔을까?

4차 산업혁명 시대의 개막과 함께 인공지능(AI), 5G, 자율주행 등의 첨단기술이 확산되자 고성능, 초소형 반도체 수요가 폭증하고 있다. 이에 반도체가 솔루션화돼 최고의 성능을 선보이고 높은 부가가치를 발휘할 수 있도록 하는 ‘패키징(Packaging)’ 기술이 주목받고 있다.

SK하이닉스 역시 아낌없는 투자와 끊임없는 기술 개발로 패키징 사업에 힘을 실으며 미래 경쟁력을 확보하는 데 집중하고 있다. 이에 뉴스룸은 PKG개발 조직 양승택 PL, 문기일 PL, 박진우 PL, 손호영 PL을 만나 컨벤셔널 패키지(Conventional Package), TSV(Through Silicon Via.), FO-WLP(Fan Out-Wafer Level Package) 등 SK하이닉스 패키징 기술의 현재와 미래에 대해 들어봤다.

패키징 기술이 곧 미래 경쟁력, 메모리 제품의 가치 높이는 핵심으로 우뚝

웨이퍼(Wafer) 위에 회로를 형성하는 전(前)공정을 거친 반도체 칩(Chip)은, 패키지(Package)와 테스트(Test)로 이뤄진 후(後)공정을 진행한다. 칩에는 수많은 미세 전기 회로가 집적돼 있으나, 그 자체로는 반도체로서의 역할을 수행할 수 없다. 패키지 공정은 칩이 제 역할을 할 수 있도록 외부와 전기적으로 연결하고, 외부 환경으로부터 보호하는 역할을 한다. 또한 반도체가 발산하는 열(Thermal)을 효율적으로 배출하도록 발열을 제어하는 것 역시 패키징 영역이다.

반도체 기술이 고도화되며 제품의 속도가 빨라지고, 기능이 많아짐에 따라 열 문제는 점점 더 심각해지고 있어 반도체 패키지의 냉각 기능(Thermal Dissipation)이 중요해지고 있다. 더불어 칩 속도가 빠르다 해도 시스템으로 나가는 전기적 연결 통로는 패키지에서 만들어지는 만큼, 빨라진 칩의 속도에 대응하기 위해 패키지 역시 빠른 속도로 구현돼야 하는 시점이다. 따라서 고용량(High Density), 초고속(High Speed), 저전력(Low Power), 소형화(Small From Factor), 고신뢰성(High Reliability) 반도체 시장을 위한 최첨단 패키징 기술이 매우 중요하다.

▲ 양승택 PL

“고성능 디바이스가 제 성능을 발휘하기 위해서는 패키징 기술이 매우 중요합니다. 예를 들어 많은 데이터를 한번에 송수신하기 위해서는 외부로 연결되는 수많은 전기적 경로를 형성해야 하는데, 이 역할을 수행하는 것이 바로 패키지 공정이죠. 패키징 기술은 여러 개의 칩을 적층해 기존 칩의 4배, 16배 이상의 용량을 만들어내기도 하고, 여러 종류의 칩을 조합해 시스템(System)을 만들어내기도 합니다. 패키징 기술에 따라 제품의 부가가치가 높아지죠. 이제는 패키징 기술의 발전 없이 칩의 기술만으로는 미래 시장의 우위를 선점할 수 없는 시대가 됐습니다”

SK하이닉스 패키징 기술, 어떻게 발전해 왔나? 

이처럼 반도체 패키지는 △기계적 보호 △전기적 연결 △기계적 연결 △열 방출 등의 역할을 수행하고 있다. 즉, 반도체 칩을 EMC(Epoxy Mold Compound)1)와 같은 패키지 재료로 감싸 외부의 기계적 및 화학적 충격으로 보호해준다. 또한 물리적/전기적으로 칩을 시스템과 연결해 칩이 동작하기 위한 전원을 공급하고, 원하는 기능을 할 수 있도록 신호를 입력 및 출력할 수 있도록 하며, 반도체 제품이 동작 시 발행하는 열을 방출해주는 역할도 한다.

반도체를 패키징하는 방식은 웨이퍼에서 분리해 낸 개별 칩에 패키징 공정을 적용하는 전통적인 컨벤셔널 패키지(Conventional Package)와 공정 일부 또는 전체가 웨이퍼 단계에서 진행되고 나중에 단품으로 잘라지는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)로 분류할 수 있다.

1) EMC(Epoxy Molding Compound): 경화제나 촉매의 존재하에 3차원 경화가 가능한 비교적 분자량이 작은 수지로서 기계적, 전기 절연 및 온도 저항 특성이 매우 우수한 열경화성 플라스틱

SK하이닉스는 패키징 분야에서도 과거부터 현재 이르기까지 끊임없는 발전을 거듭하며 혁신적인 제품을 탄생시켜왔다. 본격적으로 DRAM 개발과 생산을 시작했던 1986년 당시 적용되던 초창기 패키징 기술은 칩과 패드를 금속선(Gold Wire)으로 연결하는 리드프레임(Lead Frame)2) 방식이었다. 하지만 디바이스 성능이 발전함에 따라 리드프레임 구조에 한계가 발생했고, 이에 미세 패턴이 새겨진 기판(Substrate)을 기반으로 하는 fBGA(Fine-Pitch Ball Grid Array)3) 등을 적용하고 있다. 이와 같은 컨벤셔널 패키지는 패키지 안에 많은 칩을 쌓을 수 있어 고용량을 중시하는 NAND나 모바일 DRAM에 주로 적용된다.  

이후 메모리 제품에 요구되는 고성능 스펙을 충족하기 위해 기존의 전통적인 방식인 컨벤셔널 패키지를 발전시키는 동시에 새로운 방식인 WLP가 도입되기 시작하면서, 패키징 기술은 크게 두 갈래로 발전해왔다. 특히, WLP는 고성능 제품을 구현하는 데 적합한 기술로 칩 크기 그대로 패키징 할 수 있기 때문에 반도체 완제품을 최소화 할 수 있으며, 기판이나 와이어 같은 재료가 들어가지 않아 원가도 절감할 수 있다는 장점이 있다.

SK하이닉스는 2007년부터 고성능이 요구되는 그래픽 DRAM(Graphic DRAM)에 전통적인 패키징과 WLP를 조합한 기술인 플립칩(Flip Chip)4)공정을, 메인 메모리(Main Memory)에는 RDL(Redistribution Layer)5) 공정을 도입했다. 2007년에서 2010년대까지는 세계 최초로 WLCSP(Wafer Level Chip Scale Package)6) 를 적용한 메모리 모듈을 연이어 발표하고, 2014년에는 이 기술을 기반으로 3DS(3D Stack)7)를 적용한 128GB DRAM 모듈을 선보였다.

최근에는 고용량, 고성능을 모두 만족해야 하는 HBM(High Bandwidth Memory, 고대역폭 메모리)이나 기존 제품보다 훨씬 더 많은 용량이 필요한 컴퓨팅 DRAM(Computing DRAM)과 같은 제품에 주로 WLP 공정이 활용되고 있다.

2013년 TSV(Through Silicon Via, 실리콘관통전극) 구조를 적용한 HBM을 세계 최초로 개발 및 양산하는 데 성공했으며, 이후 고용량(High Density) 제품향으로 개발된 3DS 제품의 양산도 진행했다. 2019년에는 HBM2E을 개발하고 단 10개월 만에 양산에 성공하면서 HBM 시장에서 압도적인 우위를 선점, 지금까지도 이를 유지하고 있다.

2) 리드프레임(Lead Frame): 리드(Lead)는 전자회로 또는 전자부품의 단자에서 나오는 선으로 전자부품을 회로 기판에 연결하기 위해 사용하는 것. 리드프레임은 반도체 칩을 조립할 때 사용하는 이너리드/아웃리드의 정형된 금속판으로, 웨이퍼에서 잘라진 칩을 부착시키는 얇은 금속판으로써 패키지에서 사용될 리드 등이 형성돼 있음
3) fBGA(Fin-Pitch Ball Grid Array): 기판 타입 패키지의 일종으로 패키지와 PCB 기판과의 전기적, 기계적 연결 역할을 하는 핀(Fin)이 공 모양의 솔더볼로 형성된 패키지를 BGA(Ball Grid Array)라고 부르는데, 그중에서 솔더볼 간격이 작은 패키지에 핀을 붙여 fBGA라고 부름
4) 플립칩(Flip Chip): 칩의 본드 패드에 범프를 형성한 후 이를 뒤집어 서브스트레이트 등의 기판과 접착하는 인터커넥션 기술. 와이어 본딩(칩 상단과 기판 또는 리드프레임을 와이어로 열 및 초음파를 이용해 전기적으로 연결해주는 기술) 대비 실장 면적과 높이를 줄이고 전기적 특성을 향상시킬 수 있음
5) RDL(Redistribution Layer): 웨이퍼 레벨 패키지(Wafer Level Package) 공정 기술을 이용해 금속 배선층을 형성하고 기존의 칩 패드(Pad)의 위치를 원하는 위치로 변경하는 기술을 총칭하는 것
6) WLCSP(Wafer Level Chip Scale Package): 기존의 패키지 기술은 웨이퍼 레벨에서의 팹(Fab) 공정이 끝난 후 웨이퍼를 칩 단위로 잘라 진행하는 반면, 웨이퍼 레벨 패키지는 칩 레벨의 공정이 아닌 웨이퍼 레벨 공정으로 패키지화하고, 최종적으로 단품화하는 패키지
7) 3DS(3D Stacked Memory): 넓게는 2개 이상의 IC 칩을 수직으로 적층한 구조의 패키지를 의미하지만, 좁게는 적층된 DRAM 칩 내부를 TSV를 통해 전기적으로 연결한 패키지를 의미. 3DS 메모리는 BGA 패키지로 만들고, 그것을 다시 PCB 기판에 실장해 메모리 모듈 형태로 제품을 만듦

SK하이닉스 미래 먹거리, 차세대 피키징 기술은?

고성능·초소형 반도체 등에 대한 수요가 증가하면서 패키징 기술이 반도체 성능과 생산 효율성을 높이기 위한 차세대 반도체 핵심기술로 떠오르고 있다. 이에 SK하이닉스는 △컨벤셔널 패키지 △TSV △FO-WLP 분야 패키징 경쟁력을 강화하며 메모리 솔루션의 가치를 높이기 위한 혁신 기술을 개발 중이다.

▶ 소재·공정·장비 토탈 솔루션을 통한 ‘컨벤셔널 패키지’

한 개의 패키지가 고용량(High Density)을 구현하기 위해서는 칩을 최대한 얇은 두께로 높이 쌓아 올리는 것이 핵심이며, 이를 위해서는 수준 높은 요소기술이 뒷받침돼야 한다. 이러한 점에서 문기일 PL은 SK하이닉스의 기술 수준에 대해 ‘적층 단수(Chip Stack Count)’를 지표로 설명했다.

▲ 문기일 PL

“SK하이닉스의 패키징 기술 수준은 업계 최고 수준입니다. 모바일 DRAM의 경우 8Gb 메모리 16개를 하나의 패키지에 집적해 16GB를 구현하고 있고, NAND의 경우에도 패키지 내 16단 적층 제품을 양산하고 있습니다. 또한, 현재 업계 최초로 32단 적층 기술을 양산 제품에 적용하기 위한 요소기술을 확보하고 있습니다”

갈수록 치열해지고 있는 미세화 및 적층 경쟁에서 살아남기 위해 컨벤셔널 패키지 단계에서 준비 중인 차별화된 경쟁력은 무엇일까? SK하이닉스는 현재 메모리 제품의 특성별로 필요한 성능을 최대한으로 끌어올리기 위해 다양한 솔루션을 준비하고 있다.

컴퓨팅 및 그래픽 메모리에서는 빠른 속도뿐 아니라 전력 제어(Power Control) 기능도 매우 중요하다. 이를 위해 수월한 전력 제어를 위한 방열 솔루션을 준비하고 있고, 소재 및 구조 관점에서는 방열 EMC와  Exposed Mold PKG 등 다양한 솔루션을 개발하고 있다. 또한 속도가 곧 경쟁력인 모바일 메모리의 경우, 신호 지연(Signal Delay)이나 용량을 줄이기 위한 와이어본딩(Wire Bonding) 기술을 개발하고 있다.

NAND에서는 컨트롤러(Controller)와 DRAM 조합의 복합 솔루션이 경쟁력을 좌우하는 만큼, 고객에게 다양한 솔루션을 적기에 공급할 수 있도록 요소기술을 미리 개발해 레고 블록처럼 가져다 쓸 수 있도록 준비하고 있다.

전자제품의 성능이 진화하면서 반도체에 대한 요구 수준도 계속 높아지고 있다. 앞으로 부딪히게 될 한계는 어떻게 극복할 수 있을까? 문 PL은 “언제나 한계였고, 지금도 한계지만, 우리는 지금까지 계속 한계를 극복해왔고, 지금도 극복하고 있다”고 힘주어 말했다.

실제로 몇 년 전만 해도 DRAM 8개를 적층하기 위해 칩을 50㎛ 이하로 줄이는 것은 불가능하다고 여겨졌다. 하지만 지금은 너무나도 당연한 기술이 됐다. 그는 “당시 한계를 극복할 수 있었던 이유는 박형 칩(Thin Die)을 핸들링할 수 있는 장비와 공정, 소재의 개발이 있었기 때문”이라며 “패키지 분야의 소재, 공정, 장비 각 기능을 전체적으로 바라보면서 초월적으로 협력하고 토탈 솔루션을 찾기 위해 최선을 다하는 등 앞으로 부딪히게 될 한계 극복에도 앞장서겠다”고 다짐했다.

▶ 고성능·고용량 메모리 구현을 위한 ‘TSV’

초고속 메모리인 HBM 시장에서 승자가 되기 위해서는 고객의 요구 수준을 넘어, 경쟁사와의 기술 격차를 크게 벌려야 한다. 이를 위해 PKG개발 조직은 MR-MUF(Mass Reflow Molded Underfill)8)라는 자체 특화 기술을 세계 최초로 개발해 HBM 제품에 적용했고, 이 기술을 기반으로 열 방출 성능을 경쟁사 대비 10℃ 이상 향상할 수 있었다.

또한, ‘세계 최고속 DRAM’ HBM2E의 처리속도를 혁신적으로 끌어올릴 수 있었던 비결로는 TSV 기술을 꼽을 수 있다. SK하이닉스는 8개의 16Gb DRAM 칩을 TSV 기술로 수직 연결해 이전 세대 대비 2배 이상 늘어난 16GB를 구현했다. TSV는 현재 SK하이닉스가 주력하고 있는 WLP 기술 중 하나로, 업계 최고 수준의 경쟁력을 갖추고 있다.

▲ 박진우 PL

“SK하이닉스는 박형 웨이퍼(Thin Wafer)를 안정적으로 핸들링하고, 박형 칩을 적층하기 위한 필수 요소기술들도 갖추고 있습니다. Advanced Mass Reflow 공법을 개발해 현재 30㎛의 칩까지 다단적층이 가능한 상태입니다. 또 다른 우리의 경쟁력은 HBM2E의 성공의 경험을 바탕으로, ‘할 수 있는 것을 하는’ 조직이 아닌 ‘해야 하는 것을 반드시 이뤄내는’ 조직력이라고 말하고 싶습니다. 어려운 상황에서도 구성원들끼리 함께 고민하고 솔루션을 찾아가는 협업의 과정이 우리만의 차별화된 경쟁력입니다”

HBM2E 이외 3DS 제품도 TSV 기술의 혁신적인 사례 중 하나. 통상적으로 플립칩에서 사용되는 MR(Mass reflow)9) 공법을 다단 적층과 미세화로 인해 TC(Thermal Compression)10) 공법으로 전환했으나 생산성의 한계에 도달했었다. 이를 극복하기 위해 세계 최초로 MR 공법을 3DS에 적용해 안정적인 생산능력과 품질관리가 가능해졌다. 향후 DDR5 고용량 시장은 3DS로 전면 전환이 되기에 더욱 각광받는 제품으로 볼 수 있다.  

올해 목표는 TSV 제품군을 늘리고 수익성을 확보하는 것. 이를 위해 전사적으로 노력을 기울이고 있다.

박 PL은 “TSV 기술의 핵심은 적층을 얼마나 안정적인 구조로 빠르고 원가 경쟁력 있게 구현하는 것이 관건”이라며, “현재는 HBM과 3DS 제품에만 TSV 기술이 적용되고 있지만, 모바일과 NAND 제품에서도 높은 처리속도가 필요할 경우 TSV 제품으로 확장할 수 있다”고 말했다. 그러면서 “이를 준비하는 차원에서 선제적으로 원가 경쟁력을 확보하는 데 다양한 부서와 협업하며 힘쓰고 있다”고 덧붙였다.

8) MR-MUF(Mass Reflow Molded Underfill): 플립칩에서 몰딩과 동시에 Gap Filling을 확보해 주는 몰딩 컴파운딩 공정
9) MR(Mass Reflow): 기판상에 여러 디바이스를 정렬 및 안착한 후에 한꺼번에 오븐 등에서 열을 가해 솔더가 녹아서 접합이 되게 하는 공정으로, 한꺼번에 진행되므로 mass라는 단어를 사용
10) TC(Thermal Compression): 플립칩 본딩이 이루어지는 접합부에 온도와 압력을 가해 주어 본딩하는 방법

▶ 차세대 패키징 기술 ‘FO-WLP’

현재 SK하이닉스는 주력 패키징 기술 외 앞으로 수익 창출에 이바지할 미래 먹거리 기술로 ‘팬아웃 웨이퍼 레벨 패키지(Fan Out-Wafer Level Package, 이하 FO-WLP)’에 주목하고 있다.

WLCSP(Wafer Level Chip Scale Package)에는 팬인 웨이퍼 레벨 패키지(Fan In-Wafer Level Package, 이하 FI-WLP)와 FO-WLP가 있다. 두 기술 모두 기판과 같은 매개체 없이 솔더볼(입출력 단자)을 칩 위에 바로 붙여 패키징하는 방식으로, 배선의 길이가 줄어든 만큼 전기적 특성이 향상되거나 패키지 두께를 줄여 칩을 더 많이 적층할 수 있는 장점이 있다.

여기서 팬(Fan)은 칩의 크기를 의미한다. 칩 크기가 패키지 크기와 같고 칩 크기 안에 패키지용 솔더볼이 구현된 것이 팬인(Fan In), 칩보다 패키지 크기가 크고 패키지용 솔더볼이 칩 밖에도 구현된 것이 팬아웃(Fan Out)이다.

칩의 크기가 그대로 패키지의 크기가 되는 FI-WLP는 같은 기능을 하는 반도체라도 칩이 새로 개발되면 패키지 크기도 변하기 때문에 새롭게 패키지 인프라를 구축해야 하는 단점이 있다. 또 패키지 솔더볼 배열이 칩 크기보다 커지면 패키지를 만들 수 없고 웨이퍼를 패키지 공정이 완료된 다음에 절단하기 때문에 불량인 칩들도 패키지해야 한다는 비효율도 갖고 있다. 반면 FO-WLP는 먼저 칩들을 자른 후 공정을 진행하므로 불량품까지 패키지 공정을 진행할 필요가 없다. 원하는 대로 패키지 크기를 조절할 수 있어 기존의 패키지 테스트 인프라를 쓸 수도 있고, 원하는 패키지 솔더볼 배열을 구현하는 것도 용이하다. 특히, 이종 칩과의 수평 연결이 가능해져 서로 다른 칩을 하나의 패키지에 실장할 수 있는 장점도 있다.

▲ 손호영 PL

“FO-WLP는 주로 SoC(System on Chip) 또는 SoC와 메모리 칩 등의 2개 이상의 이기종 디바이스 패키징에 활용되며 고성능 제품의 수요를 충족시킬 차세대 패키징 기술로 꼽히고 있습니다. 따라서 파운드리 기업들이 후공정 기술 개발에 뛰어들어 높은 기술력과 견고한 비즈니스 모델로 시장을 확대해나가고 있습니다. SK하이닉스도 회사의 중장기적 성장을 위해 FO-WLP 기술과 관련된 인프라 투자를 강화하고 있으며, 점진적으로 요소기술을 개발해 제품을 구현하는 것은 물론 각각의 메모리 응용처별로 FO-WLP 기술이 적용될 수 있도록 착실하게 준비하고 있습니다”

현재 SK하이닉스는 메모리 제품에 FO-WLP를 활용하는 방안을 우선 검토하고 있다. 이를 통해 동일한 칩을 여러 개 적층하면서 기판을 없애 패키지 크기를 획기적으로 개선하거나 디바이스의 특성을 향상시킬 수 있고, 현재 DRAM이 가진 성능의 한계를 획기적으로 향상시키는 패키지 구조를 구현하는 데 유용할 것이다. 결국에는 메모리와 SoC 등의 이기종 디바이스의 직접적인 패키징 기술 개발이나 이를 위한 반도체 생태계 환경에서의 주도적인 참여 등도 가속화할 수 있을 것으로 기대된다.

손 PL은 FO-WLP 기술 분야에서 차별화된 경쟁력을 갖기 위해서는 무엇보다 메모리 시스템을 잘 이해해야 하고, 현재 메모리 디바이스가 갖는 한계를 파악해 이를 극복할 수 있도록 관련 부서 간 철저한 협업으로 솔루션을 찾아야 한다고 강조했다.

더불어 차세대 패키징 기술을 바탕으로 반도체 시장을 새롭게 이끌어나가기 위한 각오의 메시지도 전했다.

그는 “HBM 제품도 8년 전 세계 최초로 개발에 성공한 이후 여러 시행착오를 거쳐 기술을 발전시키고 최근 들어서야 기술 경쟁력을 갖춰 본격적인 경영 기여를 하게 된 것을 돌이켜 보면, 새로운 기술이 시장에 채용되고 수익 창출에 기여하기 위해선 상당한 시간이 걸린다”고 전제하면서 “그렇기에 지금부터 준비해 앞으로의 미래에 대비하지 않으면 급격하게 변화하는 반도체 경쟁에서 살아남을 수 없을 것”이라고 강조했다.

마지막으로 “한계를 두지 않고 새로운 기술을 조금씩 치밀하게 준비해 나가다 보면 경쟁력 있는 기술로 시장을 선도해 나갈 수 있다고 믿는다”면서 “현재 PKG개발 조직뿐 아니라 수많은 유관 부서 구성원들이 함께 노력하고 있으니 SK하이닉스의 행보를 지켜봐 달라”고 자신감을 내비쳤다.

차근차근 견고하게 쌓아 올린 기술력과 성공의 경험을 바탕으로 한계를 극복하며 다음, 그다음을 향해 나아가고 있는 PKG개발 조직. SK하이닉스의 미래경쟁력 강화를 위한 핵심 임무를 맡게 된 4명의 PKG개발 리더들이 마지막으로 이해관계자들에게 포부의 메시지를 전했다.

“디바이스 개발만으로 살아남기는 어려운 환경이 만들어졌습니다. 우리가 앞으로 나아가야 할 방향은 디바이스와 패키지가 함께 협업해 고객이 필요로 하는 제품을 적기에 개발하는 것입니다. 더불어 같은 제품일지라도 경쟁사 대비 차별화된 포인트를 가질 수 있는 전략을 끊임없이 연구해야 할 것입니다. 그런 의미에서 패키지가 일조할 수 있는 부분이 많을 거라 기대합니다. 기술 개발뿐 아니라 원가 절감, 고객 대응 등 이르기까지 패키지 분야를 선도해나가기 위해 수많은 구성원이 오늘도 땀 흘리고 있습니다. 앞으로 SK하이닉스의 행보를 지켜봐 주세요!”