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TECHNOLOGY/반도체

[반도체 특강] 식각(Etching), 패턴을 완성하다-下

2021.03.17|by 진종문

 

초창기 식각의 습식 방식은 세정(Cleansing)이나 에싱(Ashing) 분야로 발전했고, 반도체 식각은 플라즈마(Plasma)를 이용한 건식식각(Dry Etching)이 주류로 자리잡았습니다. 플라즈마는 주로 전자와 양이온, 라디칼(Radical) 입자로 구성되는데요. 플라즈마에 가해지는 에너지는 중성 상태인 소스가스의 최외각전자를 떼어내어 양이온으로 만들고, 또 분자에서 불완전한 원자를 떼어내어 전기적으로 중성 상태인 라디칼을 만듭니다. 건식식각은 플라즈마를 구성하는 양이온과 라디칼을 이용하는데, 양이온은 이방성(한쪽 방향 식각), 라디칼은 등방성(모든 방향 식각)의 성질을 띠게 됩니다. 이때 라디칼이 양이온의 함량보다 월등히 많게 되지요. 그렇다면 건식식각이 습식식각(Wet Etching)과 같이 등방성 식각이어야 함에도 불구하고, 주로 이방성 식각으로 초미세회로를 구현할 수 있는 이유는 무엇일까요? 또 양이온과 라디칼의 경우 식각 속도가 매우 느린데, 이러한 단점을 안고 플라즈마를 양산용 식각에 어떻게 적용할 수 있을까요?

 

1. 종횡비(Aspect Ratio)

<그림1> 종횡비의 개념 및 Tech. 발전에 따른 종횡비 변화

종횡비(Aspect Ratio)란 종축 대비 횡축의 길이(높이/밑변의 길이)의 비율(Ratio)을 뜻합니다. 회로 선폭이 작아짐에 따라 종횡비의 값도 상승하게 되지요. 즉 종횡비(A/R) 10일 때 밑변이 10nm이라면 높이 100nm의 참호(공극)를 식각공정에서 파내야 합니다. 따라서 초미세화(2D)나 고밀도(3D)가 요구되는 차세대 제품의 경우, 식각 시 하부 막을 양이온이 파고들어 갈 수 있을 정도의 매우 높은 종횡비를 구현해야 할 필요가 있지요. 

2D에서 회로 선폭 10nm 미만의 초미세 Tech.를 구현하려면 D램의 커패시터(Capacitor) 종횡비가 100 이상을 유지해야 하고, 낸드플래시의 3D 역시 셀의 256단 적층 이상을 구현하기 위해서는 고()종횡비가 필요합니다. 소자나 제품기술 혹은 다른 공정기술에서 요구되는 목표를 달성했다 하더라도, 식각 공정에서 이를 받쳐주지 못하면 필요한 제품을 생산할 수 없지요. 식각 기술이 점점 중요해지는 이유입니다.

 

2. 플라즈마 식각 개요

<그림2> 막 종류에 따른 플라즈마 소스가스

관통관의 속이 비어 있을 경우, 관의 직경이 좁을수록 모세관현상에 의해 액체의 진입이 용이해집니다. 그러나 맨땅에 참호(막다른 골목)를 파내야 하는 경우라면 오히려 어려워지지요. 따라서 회로 선폭이 3~5㎛였던 70년대 중반부터 습식식각 대신 건식식각이 대세가 됐습니다. 즉 유기적으로 뭉쳐진 용액분자보다는, 이온화는 됐지만 개별적인 분자의 부피가 작기 때문에 깊은 참호를 침투하기가 훨씬 쉬워지지요.

플라즈마 식각에서는 먼저 식각을 진행할 프로세스 챔버(Chamber) 안을 진공으로 만든 후, 식각할 막(Layer)에 맞는 플라즈마 소스가스를 주입합니다. 막질이 탄탄한 산화막을 식각 할 때에는 강력한 C-F 계열 소스를 사용하고, 산화막보다 막질이 약한 실리콘이나 금속막에서는 CL 계열인 소스가스를사용합니다. <[반도체 특강] 반도체 공정의 카운셀러, 플라즈마> 편 참고

그렇다면 게이트 막과 그 하부의 절연막(SiO2)은 어떻게 식각을 할까요?

먼저 게이트 막은 폴리실리콘의 식각선택비를 갖는 CL 계열의 플라즈마로 실리콘을 제거(Si+Cl2)한 뒤, 하부 절연막은 이산화실리콘의 막을 식각할 수 있는 선택비를 갖는 좀 더 강력한 C-F 계열로 2단계 식각(SiO2+CF4)을 합니다.

 

3. RIE(반응성이온식각 혹은 물리화학식각) 프로세스

<그림3> RIE 방식의 장점(이방성과 높은 식각률)

플라즈마는 등방성인 라디칼과 이방성인 양이온을 동시에 함유하고 있는데, 어떻게 이방성 식각을 진행할까요?

플라즈마를 이용한 건식식각은 대부분 RIE(Reactive Ion Etching) 방식으로 진행하거나 RIE 방식에 기반을 둔 응용방식으로 진행합니다. RIE 방식의 핵심은 이방성인 양이온으로 식각 부위를 공격해 막질 내 타깃의 분자-분자 간 결합력을 약화시킨 뒤 약해진 부위를 라디칼이 흡착, 막을 구성하는 입자와 결합해 휘발성 화합물인 가스로 만들어 배출시키는 방식입니다.

라디칼은 등방성의 성질을 띠지만, 결합력이 강한 벽면보다는 양이온의 공격으로 결합력이 약화된 바닥 면을 구성하는 분자들이 더 쉽게 라디칼에 포획돼 새로운 화합물로 변합니다. 따라서 하방 식각이 주류가 되겠지요. 포획된 입자들은 라디칼과 함께 가스화되어 표면으로부터 탈착해 떨어져 나가 진공의 힘에 의해 배출됩니다. 

이때 양이온 식각 혹은 라디칼 식각을 각각 별도로 진행할 때보다, 물리적 작용을 하는 양이온과 화학적 반응을 하는 라디칼을 병합해 동시에 물리화학적 진행을 하는 경우에 식각률(Etch Rate, 시간에 따른 식각정도) 10배 가까이 높아집니다. 이렇게 되면 이방성의 하방 식각의 식각률도 높아지면서, 식각 후 남는 폴리머도 함께 해결할 수 있게 돼 일거삼득이지요. 이를 RIE(Reactive Ion Etching, 이온작용식각)이라고 합니다. 이때 관건은 막질에 알맞은 플라즈마 소스가스를 찾는 것이라고 할 수 있습니다. ※ 플라즈마 식각이 곧 RIE 식각이므로, 동일한 개념으로 생각해도 무방합니다.

 

4. 식각률(Etch Rate)과 핵심 성능지수

<그림4> 식각률과 관계된 식각의 핵심 성능지수

식각률은 1분당 막을 식각해내는 참호(Hole)의 깊이를 뜻합니다. 그렇다면 한 웨이퍼 상에서 식각률이 부분별로 다르다는 것은 무엇을 의미할까요?

이는 웨이퍼 상의 지점별로 깎이는 식각의 깊이가 다르다는 것입니다. 따라서 이때 평균 식각률과 식각의 깊이를 감안해 식각을 마쳐야 하는 EOP(End of Point)를 설정하는 것이 중요합니다. EOP를 설정했더라도 부위별로 식각이 목표보다 많이 되거나(Over 식각) 덜 된(Under 식각) 부분이 생깁니다. 그래도 Over 식각이 Under 식각보다 유리합니다. Under 식각이 될 경우, 식각이 덜 된 부분이 다음 공정(: 이온주입)을 방해하기 때문이지요.

이외에 식각률로 가늠하는 식각의 핵심 성능지수로는 선택비(Selectivity)가 있습니다. 이의 기준은 항상 마스킹 역할을 하는 막(PR, 산화막, 질화막 등)의 식각률 대비 타깃막의 식각률로써, 선택비가 높을수록 타깃막의 식각이 빠르게 진행된다는 의미입니다. 미세화가 될수록 선택비가 높아야 패턴이 제대로 구현되지요. 양이온 식각의 선택비는 (직진성이므로) 낮지만 라디칼 식각의 선택비가 높으므로 RIE의 선택비가 높아지는 장점이 있습니다.

또한, 식각할 참호들이 몰려있는 부위보다는 참호 밀도(Loading Effect)가 낮은 부위일수록 식각이 더 원활하게 진행됩니다. Electrode(소스가스 필터기)를 빠져나온 양이온 혹은 라디칼은 밀도가 균일하게 한정돼 있는데, 참호들의 개수가 목표보다 많아지면 참호당 식각에 참여할 소스들이 부족해 충분한 깊이로 파내지 못하기 때문입니다. 따라서 한 웨이퍼 내 평판 전체와 웨이퍼와 웨이퍼 간 식각률의 균일성(Uniformity)이 매우 중요합니다. 이를 위해 Electrode를 프로세스 챔버 중간에 설치하기도 하며 제품 설계 시 회로배치를 균등하게 하려는 노력을 기울이지요.

 

5. 식각 프로세스

<그림5> 식각공정 프로세스

먼저 웨이퍼를 섭씨 800~1,000도로 유지되는 산화공정의 퍼네이스(Furnace, ) 안에 넣고 웨이퍼 표면상에 높은 절연 특성을 띄는 이산화실리콘(SiO2) 산화막을 건식 방식으로 형성합니다. 그 후 증착공정으로 이동시켜 산화막 위로 실리콘 막 혹은 도전성 막을 CVD/PVD 공정으로 만든 다음, 실리콘막일 경우 필요 시 불순물을 확산시켜 도전성을 높여줍니다. 확산 진행 시에는 여러 불순물을 반복적으로 투입하기도 합니다. <[반도체 특강] 게이트 및 게이트 옥사이드층 만들기> 편 참고

이제 절연막과 폴리막을 합쳐 식각을 해야 하는데, 먼저 포토공정에서 PR(Photo Resist, 감광액)을 코팅합니다. 그다음 PR막 위에 마스크를 올려놓고 이머젼(Immersion) 방식으로 습식노광을 하면 원하는 패턴이 PR막 위에 새겨지지요(육안으로는 보이지 않습니다). 패턴의 윤곽을 드러내기 위해 현상을 하면 감광된 부위의 PR이 제거됩니다. 그리고 포토공정을 마친 웨이퍼를 식각공정으로 옮겨 건식식각을 실시합니다. <[반도체 특강] 포토(Photo) 공정 下편-노광(Exposure)과 현상(Develope)>편 참고

건식식각은 주로 RIE 방식으로 진행하는데, 막별로 소스가스를 바꿔가며 반복 진행합니다. D램의 커패시터를 형성할 때는 ALD(Atomic Layer Deposition) 공정의 단차피복성(Step Coverage, 수평의 바닥 면과 수직 벽면의 두께가 고르게 증착되는지를 나타내는 비율)를 높이기 위해 여러 번 증착과 식각공정을 섞어 진행하듯, 이번에는 반대 방향으로 식각의 종횡비를 높이기 위해 건식식각과 습식식각을 섞어서 진행합니다. , 중간중간 세정을 통해 참호(식각으로 형성된 공극, Hole) 밑바닥에 쌓여있는 폴리머(Polymer)를 제거합니다. 중요한 것은 세정용액이나 플라즈마 소스들이 참호 밑바닥까지 내려갈 수 있도록 재질/소스/시간/형태/순서 등 모든 변수를 총동원해 유기적으로 맞춰야 합니다. 그중 변수가 한가지라도 생기면 그에 따라 다른 변수들도 다시 계산해 맞춰 놓아야 하며, 단계별 목적에 부합할 때까지 여러 번 수행하지요.

 

최근 ALD 등 막들의 두께는 점점 얇아지고, 재질은 강해지는 추세입니다. 이에 따라 향후 식각은 낮은 온도와 낮은 압력을 이용한 기술로 발전해가고 있지요. 또한 FinFET, 2D-xnm, 3D-Stacking 등 제품별로 환경이 판이해지므로, 새로운 소스 개발 및 고선택비의 맞춤형 식각이 활발하게 전개되고 있습니다. 식각의 목적은 미세한 패턴을 조각해내는 CD제어와 식각 후 다음 공정을 진행하는 데 있어 식각 행위로 인해 문제(특히 Under Etch와 찌꺼기 제거)가 없도록 하는 것입니다. 건식식각은 다소 난해한 부분이 있어 스토리 메이킹 식으로 전개해 이해를 돕고자 했습니다. 식각 편에서 가장 중요하게 알아야 할 것은 식각의 목적, 이를 달성하는 데 있어서의 걸림돌, 그리고 이를 해결하기 위해 동원되는 성능지수들입니다.